終端兼容的 DAC37J84/DAC38J84 系列是一款低功耗、16 位、四通道、 1.6/2.5 GSPS 數模轉換器 （DAC），帶JESD204B接口。

數字數據通過 1、2、4 或 8 個可配置串行JESD204B輸入到設備 通道運行速度高達 12.5 Gbps，具有片上端接和可編程均衡功能。界面 允許JESD204B子類 1 基于 SYSREF 的確定性延遲和多個 設備。
*附件：dac37j84.pdf

該器件具有簡化復雜發射架構設計的功能。 完全可旁路的 2 倍至 16 倍數字插值濾波器，阻帶衰減超過 90 dB 簡化數據接口和重建過濾器。片上 48 位數控 振蕩器 （NCO） 和獨立的復雜混頻器可實現靈活準確的載體放置。

高性能低抖動 PLL 簡化了器件的時鐘，而不會顯著降低 對動態范圍的影響。數字正交調制器校正 （QMC） 和群延遲 校正 （QDC） 可對增益、失調、相位和組延遲進行完整的 IQ 補償 直接上變頻應用中的通道。可編程功率放大器 （PA） 保護 機制可用于在電源行為異常的情況下提供 PA 保護 檢測到輸入數據。

特性

• 分辨率：16 位
• 最大采樣率：
  • DAC37J84：1.6 GSPS
  • DAC38J84：2.5 GSPS
• 最大輸入數據速率：1.23GSPS
• JESD204B界面
  • 8 JESD204B串行輸入通道
  • 每通道 12.5 Gbps 最大比特率
  • 子類 1 多 DAC 同步
• 片內極低抖動PLL
• 可選 1x -16x 插值
• 具有 48 位 NCO/
  或 ±n×Fs/8 的獨立復雜混頻器
• 寬帶數字正交調制器校正
• Sinx/x 校正濾波器
• 分數樣本組延遲校正
• 多頻段模式：獨立
  復數信號的數字求和
• 3/4線串行控制總線（SPI）：1.5V – 1.8V
• 集成溫度傳感器
• JTAG 邊界掃描
• 端子兼容雙通道DAC37J82/
  DAC38J82系列
• 功耗：2.5GSPS 時為 1.8W
• 封裝：10x10mm，144 球倒裝芯片 BGA

參數

方框圖

DAC37J84/DAC38J84 是德州儀器推出的四通道 16 位高速數模轉換器（DAC），核心優勢為超高采樣率、高集成度及靈活的信號處理能力，搭載 JESD204B 高速接口，適用于蜂窩基站、寬帶通信、毫米波回程鏈路等對帶寬和動態性能要求嚴苛的場景。

一、核心產品參數

1. 基礎規格

• 分辨率與通道：16 位分辨率，4 個獨立通道，支持單 / 雙 / 四通道靈活配置
• 采樣與數據速率：DAC37J84 最高 1.6 GSPS 采樣率，DAC38J84 最高 2.5 GSPS；輸入數據速率最高 1.23 GSPS，支持 1x-16x 數字插值
• 封裝與溫度：144 引腳 FCBGA 封裝（10mm×10mm）；工作溫度 -40°C 至 85°C，結溫最高 150°C
• 電源與功耗：多電源供電（0.9V/1.8V/3.3V），2.5 GSPS 時總功耗約 1.8W，掉電模式功耗低至 112 mW

2. 性能特性

• 靜態性能：微分非線性（DNL）典型 ±4 LSB，積分非線性（INL）典型 ±6 LSB，無丟失碼；增益誤差典型 ±2% FSR
• 動態性能：2.5 GSPS 采樣、20 MHz 輸出時，無雜散動態范圍（SFDR）典型 79 dBc，三階交調失真（IMD3）典型 -83 dBc，噪聲譜密度（NSD）典型 -161 dBFS/Hz
• 輸出特性：滿量程輸出電流 10-30 mA 可調，輸出阻抗 300 kΩ，通道隔離度 ≥93 dBc，互補電流輸出支持差分驅動
• 時鐘特性：內置低抖動 PLL，支持外部時鐘直接輸入或 PLL 倍頻，VCO 頻率范圍 3.7-5.6 GHz

3. 關鍵功能參數

• 接口與控制：8 路 JESD204B 串行接口，單 lane 最高 12.5 Gbps 速率；3/4 線 SPI 控制接口（1.5V-1.8V 邏輯）
• 信號處理：集成 48 位 NCO、獨立復數混頻器、正交調制校正（QMC）、群時延校正（GDC）功能
• 輔助功能：支持多頻段信號數字求和、功率放大器（PA）保護、內置溫度傳感器，支持 JTAG 邊界掃描

二、關鍵功能特性

1. 高速接口與同步能力

• JESD204B 接口：支持 1/2/4/8 lane 配置，Subclass 1 子類同步，SYSREF 脈沖實現多器件確定性延遲同步
• SerDes 優化：內置自適應均衡器、時鐘恢復電路，支持 8b/10b 編解碼，抗干擾能力強
• 多設備同步：通過 SYSREF 信號實現多 DAC 相位對齊，支持復雜多天線系統應用

2. 高靈活信號處理

• 插值與濾波：1x-16x 可編程插值濾波器，阻帶衰減 >90 dB；內置 sinx/x 校正濾波器，補償采樣保持失真
• 混頻與調制：獨立復數混頻器支持靈活載波放置，粗混頻器支持 ±n×Fs/8 固定頻偏，支持 IQ 增益 / 相位 / 偏移校正
• 增益與延遲控制：通道增益 12-48 dB 可調，支持精細 / 粗略分數時延校正，補償鏈路時序偏差

3. 高可靠性與低功耗設計

• 多重保護機制：內置 PA 保護功能，監測輸入信號功率異常時自動衰減輸出；完善的告警機制（鏈路錯誤、PLL 失鎖、SYSREF 異常等）
• 功耗優化：支持通道獨立掉電、睡眠模式，數字模塊可部分關斷，插值倍數越高功耗越低
• 抗干擾設計：模擬 / 數字電源隔離，電源抑制比（PSRR）優異，減少電源噪聲對輸出信號的影響

三、典型應用場景

• 通信系統：蜂窩基站（2G/3G/4G/LTE-A）、多載波發射機、寬帶通信鏈路
• 信號處理：直接數字合成（DDS）、毫米波 / 微波回程鏈路、功率放大器線性化
• 測試與測量：自動測試設備（ATE）、高速信號發生器、電纜基礎設施

四、設計與使用建議

1. 時鐘與同步設計

• 時鐘配置：優先采用低抖動外部時鐘，PLL 模式需優化環路濾波器參數；CLKIN 支持 LVPECL 差分輸入，擺幅 400-800 mVpp
• 同步配置：多器件同步啟用 JESD204B Subclass 1 模式，SYSREF 脈沖需滿足與 CLKIN 的建立 / 保持時間要求（各 50 ps）
• 插值選擇：根據輸出帶寬需求選擇插值倍數，高頻場景優先高插值以簡化模擬濾波

2. 接口與信號調理

• JESD204B 配置：根據 FPGA 接口能力選擇 lane 數量，長距離傳輸啟用均衡器；建議啟用擾碼功能降低 EMI
• 輸出驅動：根據負載選擇合適的輸出電流和變壓器匹配（1:1 或 4:1 阻抗比），避免輸出電壓超出合規范圍（-0.5V 至 0.6V）
• SPI 控制：SCLK 頻率最高 20 MHz，寄存器配置后需同步相關模塊，NCO 頻率設置需通過 3 個寄存器分步驟寫入

3. 電源與布線

• 電源配置：嚴格區分模擬 / 數字電源，各電源引腳就近并聯 0.1 μF 去耦電容，3.3V 電源需額外配置大容量濾波電容
• PCB 布局：高速 SerDes 差分線采用 100 Ω 阻抗控制，長度匹配；模擬區域與數字區域嚴格分區，暴露熱焊盤良好接地
• 抗干擾設計：時鐘線遠離模擬信號路徑，JESD204B 信號采用 AC 耦合，SYSREF 與 CLKIN 布線避免交叉耦合。