該ADS4245是ADS42xx超低功耗系列雙通道14位模數轉換器（ADC）的低速變體。采用創新的設計技術實現高動態性能，同時在 1.8V 電源下消耗極低的功耗。這種拓撲結構使ADS4245非常適合多載波、寬帶寬通信應用。

該ADS4245具有增益選項，可用于在較低滿量程輸入范圍內提高SFDR性能。這些器件包括一個直流失調校正環路，可用于抵消ADC失調。DDR（雙倍數據速率）LVDS和并行CMOS數字輸出接口均采用緊湊的VQFN-64 PowerPAD?封裝。

該器件包括內部基準電壓源，而傳統的基準引腳和相關的去耦電容器已被取消。該ADS4245在軍用溫度范圍（–55°C 至 125°C）范圍內指定。
*附件：ads4245-ep.pdf

特性

• 超低功耗，單電源 1.8V，CMOS 輸出：
  • 125MSPS 時總功率為 277mW
• 高動態性能：
  • 170MHz時為88dBc SFDR
  • 170MHz時為71.4dBFS SNR
• 串擾：185MHz時>90dB
• 可編程增益高達6dB，用于SNR/SFDR權衡
• 直流偏移校正
• 輸出接口選項：
  • 1.8V并行CMOS接口
  • 具有可編程擺幅的雙倍數據速率 （DDR） LVDS：
    • 標準擺動：350mV
    • 低擺幅：200mV
• 支持低至200mV的低輸入時鐘幅度聚丙烯
• 支持國防、航空航天和醫療應用
  • 受控基線
  • 一個組裝和測試站點
  • 一個制造現場
  • 提供軍用（–55°C 至 125°C）溫度范圍
  • 延長產品生命周期
  • 擴展產品變更通知
  • 產品可追溯性

參數

方框圖

ADS4245-EP 是德州儀器推出的超低功耗雙路 14 位模數轉換器（ADC），核心優勢為寬溫工作、高動態性能及靈活輸出接口，符合軍工級標準，適用于無線通信基礎設施、軟件無線電、功率放大器線性化等對功耗和可靠性要求嚴苛的場景。

一、核心產品參數

1. 基礎規格

• 分辨率與通道：14 位分辨率，2 個獨立差分模擬輸入通道
• 采樣與數據速率：最高 125 MSPS 采樣率（低速模式 1-80 MSPS），支持 DDR LVDS（最高 350Mbps 擺幅）和并行 CMOS 輸出
• 封裝與溫度：64 引腳 VQFN 封裝（9mm×9mm）；工作溫度 -55°C 至 125°C，結溫最高 150°C，符合軍工級溫度標準
• 電源與功耗：單 1.8V 供電（模擬 / 數字電源均為 1.7V-1.9V），125 MSPS 時總功耗僅 277 mW，全局掉電功耗低至 20 mW

2. 性能特性

• 靜態性能：微分非線性（DNL）典型 ±0.5 LSB，積分非線性（INL）典型 ±2 LSB，無丟失碼；偏移誤差典型 ±2.5 mV
• 動態性能：170 MHz 輸入、-1 dBFS 時，信噪比（SNR）典型 71.4 dBFS，無雜散動態范圍（SFDR）典型 88 dBc，三階交調失真（IMD3）典型 -96 dBFS
• 輸入特性：差分滿量程輸入范圍 2 Vpp，輸入帶寬 550 MHz，輸入電容 3.7 pF，通道間串擾 >90 dB（185 MHz 時）
• 噪聲特性：噪聲譜密度（NSD）優異，總諧波失真（THD）典型 88 dBc（170 MHz 輸入）

3. 關鍵功能參數

• 接口與控制：支持 DDR LVDS（標準 350mV / 低 200mV 擺幅）和 1.8V 并行 CMOS 接口；4 線 SPI 配置接口（支持 1.8V/3.3V 邏輯）
• 增益與校正：可編程增益 0-6 dB（0.5 dB 步進），支持 SFDR/SNR 權衡；內置 DC 偏移校正（±10mV 校正范圍）
• 輔助功能：高速 / 高性能模式切換，通道獨立掉電 / 待機模式，支持二進制補碼 / 偏移二進制輸出格式

二、關鍵功能特性

1. 低功耗與寬溫適應

• 超低功耗設計：采用創新架構，125 MSPS 采樣時總功耗僅 277 mW，待機模式功耗 200 mW，全局掉電功耗 20 mW
• 軍工級可靠性：工作溫度覆蓋 -55°C 至 125°C，ESD 防護等級 ±2000V（HBM），滿足國防、航空航天應用要求
• 電源抗干擾：電源抑制比（PSRR）>30 dB，對電源噪聲敏感度低，適應復雜供電環境

2. 高動態性能優化

• 增益可調：0-6 dB 可編程增益，高輸入頻率下可顯著提升 SFDR 性能，滿量程輸入范圍隨增益成比例調整
• 偏移校正：內置偏移校正環路，支持時間常數配置（1M-2G 時鐘周期），可凍結校正結果，抵消 ADC 偏移誤差
• 模式適配：支持高頻模式（>200MHz 輸入優化）和高性能模式，適配不同頻率場景的動態性能需求

3. 靈活接口與配置

• 雙輸出接口：DDR LVDS 支持 100Ω 差分終端，擺幅可編程（125mV-570mV）；并行 CMOS 接口每 bit 獨立輸出，負載電容最大 5 pF
• 多重配置方式：支持 SPI 串行配置（寄存器讀寫）和并行引腳配置（RESET/SEN/SCLK 直接控制），支持寄存器讀回診斷
• 電源管理：支持全局掉電、通道待機和低速模式，喚醒時間 50μs（待機）-500μs（全局掉電）

三、典型應用場景

• 通信系統：多載波基站接收機、軟件無線電（SDR）、微波通信鏈路
• 信號處理：功率放大器線性化、寬帶信號采集、雷達信號處理
• 軍工與航空：國防電子設備、航空航天數據采集系統、惡劣環境監測設備

四、設計與使用建議

1. 輸入與時鐘設計

• 輸入調理：建議差分驅動，輸入共模電壓參考 VCM 引腳（0.95V）；高頻輸入（>150MHz）可串聯 5-15Ω 電阻抑制寄生振蕩
• 時鐘配置：CLKIN 支持差分（LVDS/LVPECL）或單端 CMOS 輸入，最小擺幅 200 Vpp；建議采用低抖動時鐘源，高頻采樣時需優化時鐘相位
• 同步配置：通道間孔徑延遲匹配 ±70 ps，多器件同步可通過 SPI 配置時序參數

2. 接口與配置

• 輸出選擇：高速傳輸優先選 DDR LVDS（減少布線數量），短距離低成本場景可選并行 CMOS；LVDS 需匹配 100Ω 差分終端
• 增益與校正：高輸入頻率場景建議啟用 3-6 dB 增益提升 SFDR；直流信號采集啟用偏移校正，根據采樣率配置時間常數
• 功耗優化：非工作時段啟用通道待機或全局掉電模式，低速場景切換至低速模式（1-80 MSPS）進一步降低功耗

3. 電源與布線

• 電源配置：模擬與數字電源共地，無需隔離；每個電源引腳就近并聯 0.1μF+10μF 去耦電容，確保供電穩定
• PCB 布局：差分信號對（INP/INM、CLKIN 對）緊密平行布線，減少長度差；暴露熱焊盤（PowerPAD）需焊接至地平面，優化散熱
• 抗干擾設計：模擬區域與數字區域嚴格分區，時鐘線與信號線垂直交叉，避免串擾。