ADC16DX370器件是一款單片雙通道高性能模數轉換器能夠將模擬輸入信號轉換為采樣率為370 MSPS 的 16 位數字字。該轉換器采用差分流水線架構，集成輸入緩沖器在保持低功耗的同時提供出色的動態性能。

集成的輸入緩沖器消除了來自內部開關電容采樣電路的電荷反沖噪聲，并簡化了驅動放大器的系統級設計，抗混疊濾波器和阻抗匹配。輸入采樣時鐘分頻器提供整數具有可配置相位選擇的分頻比，以簡化系統時鐘。集成低噪聲基準電壓源簡化了板級設計，無需外部去耦 電容器。 輸出數字數據通過JESD204B子類 1 接口提供，來自56 引腳、8 mm × 8 mm WQFN 封裝。SPI 可用于配置兼容的器件具有 1.2V 至 3V 邏輯。
*附件：adc16dx370.pdf

特性

• 分辨率：16 位
• 轉換率：370 MSPS
• 1.7 伏P-P輸入滿量程范圍
• 性能：
  • 輸入：150 MHz，–3 dBFS
    • 信噪比：69.6 dBFS
    • 噪聲頻譜密度：–152.3 dBFS/Hz
    • SFDR：88 分貝
    • 非 HD2 和非 HD3 SPUR：–90 dBFS
• 功耗：800 mW/通道
• 緩沖模擬輸入
• 片內精密基準電壓源，無需外部旁路
• 具有相位同步功能的輸入采樣時鐘分頻器
  （除頻器為1、2、4或8）
• JESD204B 子類 1 串行數據接口
  • 通道速率高達 7.4 Gb/s
  • 可配置為 1 或 2 通道/通道
• 快速超量程信號
• 4線、1.2V、1.8V、2.5V或3V兼容串行
  外設接口（SPI）
• 56引腳WQFN封裝，（8 × 8 mm，0.5 mm引腳間距）

參數

方框圖

ADC16DX370 是德州儀器推出的高性能雙路 16 位模數轉換器（ADC），核心優勢為高速采樣、高動態性能及標準化 JESD204B 接口，適用于高中頻采樣接收機、多載波基站、數字預失真等對信號精度和傳輸速率要求嚴苛的場景。

一、核心產品參數

1. 基礎規格

• 分辨率與通道：16 位分辨率，雙路獨立通道，每通道支持 1 或 2 路 JESD204B 串行輸出 lane
• 采樣與數據速率：最高 370 MSPS 采樣率，CLKIN 輸入頻率最高 2000 MHz（分頻模式）；單 lane 最高 7.4 Gb/s 傳輸速率
• 封裝與溫度：56 引腳 WQFN 封裝（8.00mm×8.00mm）；工作溫度 -40°C 至 85°C，結溫最高 125°C
• 電源與功耗：多電壓供電（1.2V/1.8V/3.0V），單通道典型功耗 800 mW，總功耗典型 1607 mW（單 lane 模式），掉電功耗僅 30 mW

2. 性能特性

• 靜態性能：微分非線性（DNL）典型 ±0.65/±0.9 LSB，積分非線性（INL）典型 ±4.5 LSB，無丟失碼
• 動態性能：150 MHz 輸入、-3 dBFS 時，信噪比（SNR）典型 69.6 dBFS，無雜散動態范圍（SFDR）典型 88 dBFS，三階交調失真（IMD3）典型 -102 dBFS
• 輸入特性：差分滿量程輸入范圍 1.7 Vpp，輸入帶寬 800 MHz，輸入電容 3.7 pF，內置 200 Ω 差分終端電阻
• 噪聲特性：噪聲譜密度（NSD）典型 -152.3 dBFS/Hz，非二次 / 三次諧波雜散典型 -90 dBFS

3. 關鍵功能參數

• 接口與控制：JESD204B Subclass 1 接口，支持確定性延遲；4 線 SPI 配置接口（1.2V-3.0V 邏輯兼容）
• 時鐘與同步：內置時鐘分頻器（1/2/4/8 分頻），支持 SYSREF 信號同步，粗相位調整功能
• 輔助功能：獨立通道過范圍檢測（OVRA/OVRB），輸入幅相不平衡校正，DC 偏移校正，8 種輸出擺幅（VOD）和去加重（DEM）配置

二、關鍵功能特性

1. 高速傳輸與同步

• JESD204B 接口：支持 1 或 2 lane / 通道配置，8b/10b 編碼，支持擾碼功能，簡化多器件同步與數據傳輸
• 時鐘靈活配置：CLKIN 支持 AC/DC 耦合，內置 100 Ω 差分終端，可通過分頻器適配高頻率時鐘輸入
• 確定性延遲：通過 SYSREF 信號實現幀時鐘與多幀時鐘（LMFC）對齊，保證 JESD204B 鏈路延遲可預測

2. 高動態性能優化

• 輸入校正：內置 4 位相位校正和 3 位幅度校正，補償差分信號幅相不平衡，優化二次諧波失真（HD2）
• 過范圍檢測：獨立通道過范圍閾值可編程（-48.16 dBFS 至 0 dBFS），斷言延遲僅 7.5 幀時鐘周期，支持 0-15 周期保持時間配置
• 低噪聲設計：內置高精度參考源（無需外部旁路電容），模擬與數字電源隔離，降低電源噪聲干擾

3. 靈活功能擴展

• 測試模式：支持 PRBS7/15/23、斜坡、K28.5、D21.5 等多種測試圖案，便于系統調試
• 數據格式：默認二進制補碼輸出，可選偏移二進制格式，支持 DC 偏移校正（4 檔 3-dB 帶寬配置）
• 電源管理：支持掉電和睡眠模式，掉電模式恢復需重新校準，睡眠模式快速喚醒無需校準

三、典型應用場景

• 通信系統：多載波基站接收機（GSM/EDGE/CDMA2000/LTE/WiMax）、分集接收、多模多頻段接收機
• 測試與測量：高速數據采集設備、通信儀表、便攜式測試儀器
• 信號處理：數字預失真（DPD）、中頻采樣接收機、微波回程鏈路

四、設計與使用建議

1. 輸入與時鐘設計

• 輸入調理：建議采用差分驅動方案，AC/DC 耦合均可；源阻抗匹配至 50-200 Ω，高頻場景可串聯 5-10 Ω 電阻抑制諧振
• 時鐘配置：CLKIN 輸入需保證差分擺幅 250-1000 mV，邊沿斜率不低于 2 V/ns；SYSREF 信號需滿足與 CLKIN 的建立 / 保持時間要求（320 ps/80 ps）
• 同步配置：多器件同步時啟用 SYSREF 脈沖，配置 JESD204B Subclass 1 模式，確保 LMFC 對齊

2. 接口與傳輸

• JESD204B 配置：根據 FPGA 接口能力選擇 lane 數量，單 lane 模式下傳輸速率 7.4 Gb/s，雙 lane 模式下 3.7 Gb/s；建議啟用擾碼功能降低 EMI
• 輸出優化：根據傳輸距離配置 VOD（0.58V-1.24Vpp）和 DEM（0-6.8 dB），長距離傳輸優先選擇高擺幅和高去加重等級
• SPI 控制：上電后需先配置 SDO 輸出邏輯電平（1.2V/1.8V/2.5V/3.0V），再執行讀操作；SCLK 頻率最高 20 MHz

3. 電源與布線

• 電源配置：嚴格遵循電源上電順序（3.0V→1.8V→1.2V 或 3.0V→1.2V→1.8V），各電源引腳就近并聯 0.01 μF+0.1 μF 去耦電容，BP2.5 引腳額外并聯 10 μF 電容
• PCB 布局：模擬信號與數字信號分區布線，差分線（CLKIN/SYSREF/ 串行 lane）采用 100 Ω 阻抗控制，長度匹配；暴露焊盤需良好接地以優化散熱
• 校準與維護：上電后自動校準（約 22.7 ms），修改分頻比或采樣率后需手動重新校準；寬溫場景建議溫度變化較大時重新校準以維持性能