該ADC31JB68是一款低功耗、寬帶寬、16位、500MSPS模數轉換器（ADC）。緩沖模擬輸入在很寬的頻率范圍內提供均勻的輸入阻抗，同時最大限度地減少采樣保持毛刺能量。該器件設計用于采樣高達1.3 GHz的輸入信號。

該ADC31JB68在較大的輸入頻率范圍內以極低的功耗提供出色的無雜散動態范圍 （SFDR）。片內抖動提供非常干凈的本底噪聲。嵌入式前景和背景校準可在溫度范圍內提供一致的性能，并最大限度地減少零件之間的差異。
*附件：adc31jb68.pdf

該器件支持JESD204B串行接口，在兩個通道中每個通道上的數據速率高達 5 Gbps，從而實現高系統集成密度。

該ADC31JB68采用6mm×6mm、40引腳QFN封裝。

特性

• 單通道
• 16 位分辨率
• 最大時鐘速率：500 Msps
• 小型 40 引腳 QFN 封裝 （6 x 6 mm）
• 輸入緩沖器輸入帶寬 （3 dB）：1300 MHz
• 光圈抖動：80 fs
• 片上時鐘分頻器：/1、/2、/4
• 片上抖動
• 使用前景和后臺校準實現一致的動態性能
• 輸入幅度和相位調整
• 輸入滿量程：1.7 Vpp
• 電源：1.2/1.8/3 V
• JESD204B界面
  • 符合 1 類標準
  • 2 個 5 Gbps 的通道
• 支持多芯片同步
• 主要技術參數
  • 功耗：915 mW（500 Msps時）
  • f 時的性能 在 = 210 MHz，–1 dBFS 時
    • 信噪比：69.3 dBFS
    • NSD：–153.3 dBFS/Hz
    • SFDR：80 dBc
    • 非 HD2、HD3：–91 dBFS
  • 鰭片 = 450 MHz （–1 dBFS） 時的性能
    • 信噪比：67 dBFS
    • NSD：–151 dBFS/Hz
    • SFDR：77 dBc 高清2,3
    • 非 HD2、HD3：–89 dBFS

參數

方框圖

ADC31JB68 是德州儀器推出的單通道高速高精度 ADC，最高采樣率達 500 MSPS，核心優勢是 1300 MHz 寬輸入帶寬、低孔徑抖動（80 fs）、JESD204B 串行接口及內置校準功能，適用于高頻接收器、軟件無線電（SDR）、雷達等對高速、高動態范圍要求嚴苛的場景。

一、核心性能與定位

• 精度與頻譜性能 ：16 位分辨率，210 MHz 輸入時 SNR 達 69.3 dBFS、SFDR 達 80 dBc；噪聲譜密度（NSD）低至 -153.3 dBFS/Hz，內置抖動（Dither）功能優化噪聲地板；積分非線性（INL）、微分非線性（DNL）性能優異，無失碼輸出。
• 輸入與帶寬 ：差分輸入滿量程 1.7 VPP，3 dB 輸入帶寬達 1300 MHz，支持高頻信號直接采樣；輸入共模電壓固定為 1.6 V，輸入阻抗 190 Ω（差分）、輸入電容 4.6 pF，適配多種信號源驅動。
• 速率與功耗 ：最高 500 MSPS 采樣率，典型功耗 915 mW；支持 1 倍 / 2 倍 / 4 倍輸入時鐘分頻，靈活適配系統時鐘架構；掉電模式功耗僅 17 mW，平衡性能與節能需求。
• 環境適應性 ：工作溫度 -40°C85°C，供電電壓涵蓋 1.2 V、1.8 V、3.0 V 多檔位；抗靜電性能達 HBM ±1000 V、CDM ±250 V，兼容 1.2 V3.0 V CMOS 數字輸入。

二、關鍵功能與硬件特性

1. 集成功能模塊

• 內置前臺 / 后臺校準功能，確保全溫度范圍性能一致性，減少器件間差異；支持輸入幅度與相位不平衡校正，優化二次諧波失真（HD2）性能。
• 采用 JESD204B 串行接口（Subclass 1 兼容），2 條 lanes 傳輸，單 lane 速率達 5 Gbps，大幅減少接口線數，提升系統集成度。
• 具備過范圍（Over-Range）檢測功能，可通過 SDO/OVR 引腳快速輸出過范圍信號，閾值與保持時間可編程；支持多種測試圖案（PRBS、斜坡等），便于系統自檢。

2. 工作模式

• 高速采樣模式：最高 500 MSPS 連續采樣，適用于實時高頻信號采集場景。
• 低功耗模式：支持掉電模式（17 mW）和睡眠模式（17 mW），掉電模式喚醒需重新校準，睡眠模式快速喚醒無需校準。
• 校準模式：上電自動執行前臺校準，后臺校準實時補償溫度、供電變化帶來的性能漂移，確保長期穩定性。

3. 封裝與引腳

• 采用 40 引腳 6mm×6mm WQFN 封裝，含獨立模擬電源（VA1.2/VA1.8/VA3.0）、時鐘電源（VACLK1.2）及模擬地（AGND）引腳，底部熱焊盤需接地優化散熱。
• 引腳包括差分模擬輸入（VIN+/VIN-）、JESD204B 輸出 lanes（SO0±/SO1±）、時鐘輸入（CLKIN±）、同步信號（SYSREF±/SYNCb±）及 SPI 控制引腳。

二、編程與配置

• 寄存器控制 ：通過 SPI 接口訪問內部寄存器，支持時鐘分頻、JESD204B 接口配置、過范圍檢測參數、輸入不平衡校正等功能；寄存器支持讀寫校驗，確保配置可靠性。
• 數據格式與接口 ：輸出支持二進制補碼（默認）或偏移二進制格式，JESD204B 接口支持 8b/10b 編碼、數據加擾，可配置輸出差分電壓（VOD）和去加重（DEM），適配不同傳輸鏈路損耗。
• 同步與校準 ：支持 SYSREF 信號同步，實現多芯片確定性延遲；上電自動校準，時鐘分頻變更后需手動觸發校準，確保性能一致性。

三、典型應用場景

• 高頻接收器：寬帶無線通信、微波接收器、DOCSIS 3.1 接收器；
• 測試與測量：通信測試設備、數字化儀；
• 雷達與航天：雷達系統、天線陣列、軟件無線電（SDR）。

四、設計關鍵要點

1. 電源與去耦 ：多電源軌需按 “VA3.0 → VA1.8/VA1.2/VACLK1.2” 順序上電，每個電源引腳就近配置 0.1 μF 陶瓷電容 + 10 μF 電解電容去耦；時鐘電源（VACLK1.2）需單獨隔離，減少噪聲耦合。
2. 信號接口：模擬輸入建議差分驅動，AC/DC 耦合均可，需匹配 1.6 V 共模電壓；時鐘輸入支持 AC/DC 耦合，推薦差分驅動以降低抖動，確保孔徑抖動性能。
3. 布局規范：采用至少 6 層 PCB 設計，模擬與數字信號分區域布線，差分信號走線長度匹配；熱焊盤可靠接地提升散熱；JESD204B 傳輸線需控制 100 Ω 差分阻抗，減少信號損耗。
4. 校準與同步：上電后需等待自動校準完成（約 1.0×10? 采樣時鐘周期）；多芯片同步時需確保 SYSREF 信號與 CLKIN 滿足時序要求，實現確定性延遲。