CDM測試是一種模擬帶電集成電路自身快速靜電放電的可靠性檢測方法。

一、CDM模型核心概念

CDM（帶電設備模型）是ESD（靜電放電）測試中的一種關鍵模型，區別于HBM（人體模型）和MM（機器模型）。它專門模擬電子元器件（如芯片）在生產、運輸或處理過程中因摩擦等因素自身累積靜電，隨后在接觸接地導體時發生的快速放電現象。其最顯著的特征是放電速度極快，電流上升時間在亞納秒級別（0.1-0.5納秒），整個過程在數納秒內完成，導致其產生的瞬時峰值電流遠高于其他ESD模型。

二、CDM測試裝置

CDM測試旨在在可控的實驗室環境中復現上述放電事件。CDM測試裝置主要由一個與高壓電源相連的充電板Field Plate和一個接地的Pogo pin構成，Pogo pin能夠在待測IC（DUT）的引腳間移動，以模擬實際的ESD事件。圖1展示了實際的測試模塊，而圖2則為等效電路圖，其中CDUT代表DUT與場板之間的電容，CDG代表DUT與地平面之間的電容，CFG代表場板與地平面之間的電容。

三、CDM測試規范

在CDM測試規范統一化之前，存在多個參考標準，包括JESD22-C101、ESDA S5.3.1、AEC Q100-011和EIAJ ED-4701/300-2等，這些標準在校準平臺、示波器帶寬和波形驗證參數等方面存在差異。

技術進步帶來了晶體管性能的提升和更高的IO性能需求。隨著IC芯片對高速IO的需求增加，以及在單一封裝中集成更多功能的趨勢，封裝尺寸的增加對維持JEP157中推薦的CDM放電級別提出了挑戰。考慮到不同測試設備的充電電阻差異，ESD協會（ESDA）在2020年的路線圖中建議可能需要重新評估CDM放電目標級別。

隨著電子設備性能的提高，對ESD保護的需求也在增加，如圖3和圖4所示，分別展示了歷年CDM放電目標級別的變化和CDM ESD目標級別的預期分布變化。通過金鑒的測試服務，客戶能夠更準確地掌握產品的ESD性能，確保產品在實際使用中的可靠性和穩定性。

四、CDM測試標準調整的原因

1. 封裝因素：IC元件引腳數量和封裝尺寸的顯著增加

在固定的預充電壓下，限制了芯片的CDM放電能力，尤其是封裝尺寸。引腳數量和封裝尺寸的增加意味著IC能夠存儲更多的電荷，導致CDM放電時峰值電流迅速上升。因此，在相同的峰值電流限制下，引腳數量和尺寸的增加會導致CDM能力的降低。

2.工藝因素： IC工藝技術的進步導致CDM放電能力的降低

隨著工藝尺寸的縮小，CDM放電能力顯著降低。工藝尺寸的縮小使得有源器件變得更小、更脆弱，金屬互連變得更薄、電阻性增加，降低了ESD保護電路的魯棒性。這使得在相同的電流水平下，實現CDM保護變得更加困難。

3. 性能因素：隨著高速數字、射頻模擬和其他性能敏感引腳的混合信號IC變得更加普遍，對ESD保護提出了新的要求

在高頻電路中，直接將ESD保護器件連接到I/O引腳可能會導致射頻功能的顯著降低，因此需要將射頻保護結構與核心電路隔離。

這通常通過在ESD保護器件和引腳之間插入并聯電感/電容網絡來實現，該網絡在低頻ESD事件中提供接近零的阻抗，在正常高頻操作中提供高阻抗。