一、需重點關注抗電磁干擾的系統(tǒng)類型

以下3 類系統(tǒng)因特性特殊，易受電磁干擾影響，需優(yōu)先強化抗擾設計：

1. 微控制器時鐘頻率高、總線周期快的系統(tǒng)；
2. 含大功率、大電流驅動電路的系統(tǒng)（如產(chǎn)生火花的繼電器、大電流開關）；
3. 包含微弱模擬信號電路及高精度A/D 變換電路的系統(tǒng)。

二、提升系統(tǒng)抗電磁干擾能力的核心措施

（一）選用低頻率微控制器

外時鐘頻率低的微控制器可顯著降低噪聲、提升抗擾性：同等頻率下，方波的高頻成分遠多于正弦波（雖高頻成分幅度低于基波，但頻率越高越易成為噪聲源），而微控制器產(chǎn)生的主要高頻噪聲約為時鐘頻率的3 倍，低頻率可從源頭減少噪聲產(chǎn)生。

（二）減小信號傳輸中的畸變

微控制器多采用高速CMOS 技術，其輸入阻抗高（輸入電流約 1mA、輸入電容約 10pF）、輸出帶載能力強，若將輸出端通過長引線連接至高阻抗輸入端，易因反射導致信號畸變、增加噪聲。需遵循以下規(guī)則：

1. 當信號延遲時間（Tpd）＞器件標準延遲時間（Tr）時，需按傳輸線問題處理，考慮阻抗匹配；
2. 信號在PCB 引線的傳輸速度約為光速的 1/31/2，CMOS 器件 Tr 通常為 318ns，引線長度最長不宜超過 25cm（25cm 引線延遲約 4~20ns），過孔數(shù)不超過 2 個；
3. 核心原則：信號在PCB 上的傳輸延遲時間≤所用器件的標稱延遲時間。

（三）減小信號線間的交叉干擾

當A 點階躍信號（上升時間 Tr）經(jīng)引線 AB 傳輸時，會在相鄰信號線 CD 上感應出干擾脈沖（D 點感應寬度為 Tr 的負脈沖，C 點感應寬度為 2Td 的正脈沖，Td 為 AB 線延遲時間），干擾強度與 di/dt、線間距相關。優(yōu)化措施：

1. CMOS 數(shù)字電路抗擾性較強（疊加 100~200mV 噪聲不影響工作），但模擬信號線需重點防護；
2. 采用四層板（含大面積地）或雙面板（信號線反面為大面積地），通過降低信號線特性阻抗減少反射；
3. 模擬信號線（如AB）與數(shù)字信號線（如 CD）的間距，需≥AB 線與地距離的 2~3 倍；可在模擬信號線引線兩側布局部屏蔽地。

（四）減小來自電源的噪聲

電源在供電時會將噪聲帶入系統(tǒng)，電網(wǎng)強干擾、電池高頻噪聲均可能影響電路：微控制器的復位線、中斷線等控制線，以及微弱模擬信號，對電源噪聲尤為敏感，需通過濾波、隔離等方式阻斷電源噪聲傳導。

（五）關注PCB 與元器件的高頻特性

高頻場景下，PCB 引線、過孔、電阻、電容、接插件的分布參數(shù)不可忽略：

1. 過孔分布電容約0.6pF，IC 封裝分布電容 2~6pF；
2. 接插件分布電感520nH，24 引腳 IC 插座分布電感 4~18nH；
3. 當引線長度＞噪聲頻率對應波長的1/20 時，會產(chǎn)生天線效應，向外輻射噪聲。這些參數(shù)在低頻系統(tǒng)中可忽略，在高速系統(tǒng)中需重點考量。

（六）合理分區(qū)布置元件

元件布局需遵循“引線最短、干擾最小” 原則：將模擬信號區(qū)、高速數(shù)字電路區(qū)、噪聲源區(qū)（繼電器、大電流開關）分開布置，減少各區(qū)域間的信號耦合。

（七）優(yōu)化接地線設計

接地是抑制電磁干擾的核心手段，需重點處理：

1. 雙面板采用“單點接地法”：電源、地分別從兩端接入 PCB，多組返回地線最終匯集到電源地接點；模擬地、數(shù)字地、大功率器件地需分開布線，但最終匯聚于同一接地點；
2. 與外部信號連接時用屏蔽電纜：高頻/ 數(shù)字信號電纜兩端接地，低頻模擬信號電纜一端接地；
3. 對高敏感電路或強高頻噪聲電路，用金屬罩屏蔽。

（八）合理使用去耦電容

去耦電容兼具“蓄能” 與 “旁路高頻噪聲” 作用，需按場景選型布置：

1. 類型選擇：陶瓷片電容、多層陶瓷電容高頻特性好，可覆蓋至1GHz 高頻；
2. 容量與布置：

· 每個IC 的電源與地之間并聯(lián) 0.1μF 電容（針對 10MHz 以下噪聲），電源入口處加 1~10μF 電容（針對 20MHz 以上噪聲）；

· 每10 片左右 IC 加 10μF 蓄放電容，避免用電解電容（高頻時表現(xiàn)為電感），優(yōu)先選膽電容或聚碳酸酯電容；

3. 容量計算：可按C=1/f 估算（如 10MHz 取 0.1μF，微控制器系統(tǒng)可選 0.01~0.1μF）。

三、降低噪聲與電磁干擾的實操經(jīng)驗

1. 優(yōu)先選用低速芯片，僅在關鍵位置用高速芯片；
2. 控制電路可串電阻，降低信號上下沿跳變速率；
3. 為繼電器等器件提供阻尼，減少開關噪聲；
4. 采用滿足系統(tǒng)需求的最低頻率時鐘；
5. 時鐘產(chǎn)生器靠近用鐘器件，石英晶體振蕩器外殼接地；
6. 用地線圈圍時鐘區(qū)，縮短時鐘線長度；
7. I/O 驅動電路靠近 PCB 邊緣，輸入信號、高噪聲區(qū)信號加濾波，串終端電阻減小反射；
8. MCU 無用端接高 / 地或定義為輸出，IC 電源地端需接實，不懸空；
9. 閑置門電路輸入端不懸空，閑置運放正輸入端接地、負輸入端接輸出；
10. PCB 布線用 45° 折線替代 90° 折線，減少高頻輻射與耦合；
11. 按“頻率 + 電流開關特性” 分區(qū)布線，增大噪聲元件與非噪聲元件間距；
12. 單/ 雙面板采用單點接電源與地，加粗電源線 / 地線；條件允許時用多層板，降低電源 / 地的寄生電感；
13. 時鐘、總線、片選信號遠離I/O 線與接插件；
14. 模擬電壓輸入線、參考電壓端遠離數(shù)字信號線（尤其時鐘）；
15. A/D 器件的數(shù)字部分與模擬部分避免交叉，優(yōu)先統(tǒng)一布局；
16. 時鐘線垂直于I/O 線（干擾小于平行布局），時鐘元件引腳遠離 I/O 電纜；
17. 縮短元件引腳、去耦電容引腳長度；
18. 關鍵線路加粗，兩側加保護地；高速線短而直；
19. 噪聲敏感線不與大電流、高速開關線平行；
20. 石英晶體、噪聲敏感器件下方不走線；
21. 弱信號/ 低頻電路周圍避免形成電流環(huán)路；
22. 避免信號形成環(huán)路，若無法避免則縮小環(huán)路面積；
23. 每個IC 配一個去耦電容，電解電容旁并聯(lián)高頻旁路電容；
24. 用鉭電容/ 聚酯電容替代電解電容作充放電儲能電容，管狀電容外殼接地。