ADC3910Dx 和 ADC3910Sx 是系列超低功耗 10 位 125MSPS 高速單通道和雙通道模數轉換器。高速控制環路受益于僅 1 個時鐘周期的短延遲。ADC 在 125Msps 時僅消耗 92mW，功耗隨較低采樣率而擴展。

該器件使用 DDR、HDDR、SDR 或串行 CMOS 接口輸出 +1.8V 至 +3.3V 的數據，以滿足各種接收器要求。該器件使用具有可編程高低閾值、遲滯和事件計數器的數字比較器，通過每個通道的事件觸發中斷來實現模擬監控功能。該器件是引腳對引腳兼容的 ADC 系列，具有 8 位和 10 位分辨率以及不同的速度等級。該器件采用 32 引腳 VQFN 封裝，支持 -40 至 +105°C 的工業溫度范圍。
*附件：adc3910d125.pdf

特性

• 采樣率高達 125MSPS
• 延遲：1 個時鐘周期
• 低功耗（2 通道）：
  • 125MSPS 時為 92mW
  • 25MSPS 時為 59mW
  • PD 模式下為 4mW
• 小尺寸：32-VQFN （4mm x 4mm）
• 單通道或雙通道ADC
• 雙數字比較器
• 參考：內部或外部
• 無遺漏代碼，±1 LSB INL
• 緩沖、差分或單端輸入
• 輸入帶寬：150MHz （3dB）
• 1.8V單電源
  • 可選的 3.3VIO 功能
• 工業溫度范圍：-40 至 105°C
• 片上數字濾波器（可選）
  • 抽取 2、4、8、16
• 并行（SDR、DDR）和串行CMOS接口
• 頻譜性能 （fIN = 5MHz）：
  • 信噪比：61dBFS
  • SFDR：65dBc

參數

方框圖

一、產品概述

ADC3910Dx（雙通道）與 ADC3910Sx（單通道）是德州儀器推出的10 位高速低功耗模數轉換器（ADC） 系列，核心優勢在于低延遲（1 個時鐘周期）、寬采樣率范圍（25~125MSPS）及集成數字信號處理功能，專為工業高動態范圍場景設計，適用于無線電接收機、激光雷達（LiDAR）、低延遲控制回路、激光掃描儀、全球定位系統（GPS）及檢測設備，在保留高精度特性基礎上，通過集成數字下變頻器（DDC）、統計引擎等模塊，簡化系統設計并降低功耗。

二、核心特性

（一）高精度與高速性能

• 分辨率與采樣率 ：固定 10 位分辨率（可通過寄存器配置為 8 位），支持 25MSPS（ADC3910D025/S025）、65MSPS（ADC3910D065/S065）、125MSPS（ADC3910D125/S125）三檔采樣率，雙通道型號支持交織模式（FS=2×CLK，僅雙通道），采樣率翻倍；
• 動態性能 ：輸入頻率 5MHz 時，信噪比（SNR）典型值 60.6dBFS，無雜散動態范圍（SFDR）典型值 64dBc，總諧波失真（THD）典型值 - 63dBc，輸入帶寬 150MHz（-3dB），支持直流到高頻信號采樣；
• 直流精度 ：微分非線性（DNL）最大 2.1LSB，積分非線性（INL）最大 2.1LSB，增益誤差（外部基準）最大 ±0.2% FSR，溫度漂移（外部基準）-35ppm/°C，確保全溫域（-40~105°C）測量準確性。

（二）低功耗與靈活供電

• 功耗優化 ：雙通道 125MSPS 時功耗僅 97mW，25MSPS 時 59mW；單通道 125MSPS 時 80mW，25MSPS 時 41mW，全局掉電模式功耗僅 4mW，支持分模塊掉電（如關閉通道 B、參考源）進一步降低功耗；
• 供電配置 ：需雙電源供電，AVDD（模擬 / 核心供電）1.71.9V（典型 1.8V），IOVDD（數字接口供電）1.715.5V（支持 1.8V/3.3V 邏輯電平），電源序列無強制要求，簡化系統供電設計。

（三）集成數字信號處理功能

1. 數字下變頻器（DDC）
   • 支持 2/4/8/16 倍實抽取，輸出數據率 = 采樣率 / 抽取因子（如 125MSPS 抽取 16 倍后輸出 7.8125MSPS），降低后端處理器帶寬需求；
   • 抽取濾波器阻帶抑制≥70dB，通帶帶寬約為采樣率的 8%（如 125MSPS 抽取 16 倍時通帶 3.125MHz），可放寬外部抗混疊濾波器設計要求。
2. 數字比較器與告警
   • 雙獨立數字比較器，支持標準比較（閾值 ± 滯回）與斜率比較（相鄰采樣差值），閾值、滯回可編程（8~12 位精度）；
   • ALERT 引腳可配置為過范圍告警、比較器閾值觸發或統計引擎窗口完成信號，支持事件 / 窗口觸發模式（窗口模式需連續 N 次超限觸發，N=1~8），避免抖動誤告警。
3. 統計引擎
   • 實時計算采樣數據統計值：超閾值樣本計數（高于 / 低于閾值）、最大值 / 最小值、樣本和、樣本平方和（用于功率計算）；
   • 支持 4 個連續窗口數據存儲（當前窗口 N 及前 3 個窗口 N-1N-3），窗口大小 256256×21?樣本可調，適用于信號趨勢分析與異常檢測。

（四）靈活的數字接口與低延遲

• 接口模式 ：支持并行 DDR（默認）、HDDR、SDR 及串行 CMOS 接口，數據格式可選二進制補碼（默認）或偏移二進制，輸出 lanes 可配置（2/4/8/16 lane），適配不同 FPGA / 處理器接口需求；
• 低延遲特性 ：低延遲模式（數字功能禁用）下，信號從輸入到數據輸出僅需 1 個時鐘周期，啟用數字功能（如抽取、比較器）時延遲增加（如抽取 16 倍時延遲 270 時鐘周期），滿足實時控制場景需求。

三、器件信息與電氣規格

（一）型號差異與封裝

（二）熱學特性（32 引腳 VQFN）

（三）核心電氣參數（TA=-40~105°C，AVDD=1.8V，VREF=1.2V）

四、功能模塊詳解

（一）模擬輸入與時鐘模塊

1. 輸入配置
   • 支持差分（默認）與單端輸入（需寄存器配置，SNR 降低 3dB），差分輸入推薦共模電壓 1.25V（由 VCM 引腳提供），單端輸入需將負端接 VCM；
   • 輸入電容 7pF（FIN=100kHz），輸入偏置電流 ±50nA（ADC 未轉換時），支持 AC/DC 耦合，DC 耦合需匹配輸入共模電壓，AC 耦合需串聯隔直電容（推薦 0.1μF）。
2. 采樣時鐘
   • 單端時鐘輸入，頻率范圍 5~125MHz，占空比 45%~55%，推薦低抖動時鐘源（如 OCXO）以優化動態性能；
   • 時鐘可 AC/DC 耦合，AC 耦合需外接電阻分壓使中心電壓 0.9V，DC 耦合中心電壓 0.9V，時鐘邊沿速率推薦 > 1V/ns，減少孔徑抖動影響。

（二）基準電壓模塊

• 參考源選擇 ：默認啟用內部 1.2V 基準（溫度系數 102ppm/°C），可通過 REF_EN 引腳或寄存器配置為外部 1.2V 基準（推薦精度 ±1%），外部基準需在 VREF 引腳并聯 10μF+0.1μF 濾波電容，且靠近引腳放置；
• 基準性能 ：內部基準輸出噪聲 0.1~10Hz 帶寬內 7.5μVpp，輸出阻抗 0.1Ω，負載調整率 4μV/mA，確保全負載范圍內基準穩定。

（三）數字信號處理模塊

1. 數字下變頻器（DDC）
   • 工作模式：實抽取（僅支持實信號），抽取因子 2/4/8/16 可選，通過寄存器（DECIMATION，0xD4）啟用，抽取后輸出數據率降低，Nyquist 帶寬縮小（如抽取 16 倍時 Nyquist 帶寬 = FS/32）；
   • 數據選擇：可選擇 ADC 原始數據或 DDC 輸出數據用于比較器、統計引擎或輸出，支持通道 A/B 數據交叉選擇，適配多通道同步處理場景。
2. 數字比較器
   • 比較模式：標準比較（基于閾值，支持滯回）與斜率比較（基于相鄰采樣差值，需關閉滯回），閾值范圍 04095（12 位），滯回 04095（12 位）可編程；
   • 告警配置：ALERT 引腳可配置為推挽 / 開漏輸出，告警觸發源包括過范圍、比較器閾值、統計窗口完成等，支持告警極性反轉與粘性告警（需手動清除）。
3. 統計引擎
   • 數據統計：實時統計每個窗口內樣本數（高于 / 低于閾值）、最大值 / 最小值、樣本和（28 位精度）、樣本平方和（40 位精度），支持 4 個窗口數據緩存；
   • 窗口配置：窗口大小 = 256×（1~21?）樣本，可選擇連續采集或單次采集（1SHOT 模式），適用于周期性信號分析與異常檢測。

（四）數字接口與控制

1. 多接口模式
   • 并行模式 ：支持 DDR（默認，雙沿采樣）、HDDR（通道 A/B 分 lane 輸出）、SDR（單沿采樣），數據 lanes 12 路（D0~D11），DCLK 為數據時鐘，DCLK/FCLK 為反相時鐘或幀時鐘；
   • 串行模式 ：支持 2/4/8/16 lane 串行 CMOS 輸出，序列化因子 2/4/8/16 可選，輸出數據率 = FS / 序列化因子，適配高速串行接口的 FPGA / 處理器；
   • 數據格式 ：默認二進制補碼，可通過寄存器（FORMAT_DIG，0x30A）配置為偏移二進制，輸出分辨率可配置為 8/10/12/16 位，適配不同后端處理需求。
2. SPI 配置接口
   • 支持 20MHz SPI 時鐘，通過 SEN（片選，低有效）、SCLK（時鐘）、SDIO（數據 I/O）配置寄存器，寄存器地址 15 位，數據 8 位，支持寄存器讀寫與軟件復位；
   • 關鍵配置寄存器：參考源選擇（DEV_CFG_4，0x30B）、抽取因子（DECIMATION，0xD4）、比較器閾值（COMP_THRESHOLD_HI/LO，0xC80xCF）、統計窗口大小（STATS_WINDOW_SIZE，0xA00xA3）。

五、典型應用場景

（一）激光雷達（LiDAR）接收系統

• 應用架構 ：激光發射信號經目標反射后，由光電二極管轉換為模擬電流，經跨阻放大器（TIA）放大為電壓信號，再經抗混疊濾波器（低通，截止頻率 60MHz）輸入 ADC3910D125 雙通道 ADC，采樣率 125MSPS，通過 DDC 抽取 8 倍（輸出 15.625MSPS），降低 FPGA 處理帶寬；
• 關鍵配置 ：啟用雙通道交織模式（FS=250MSPS），提升距離分辨率；使用統計引擎實時監測回波信號最大值 / 最小值，快速定位目標；比較器設置閾值檢測有效回波，觸發 ALERT 引腳通知 FPGA 讀取數據；
• 性能優化 ：采用外部 1.2V 高精度基準（如 REF5012），降低基準噪聲影響；時鐘選用低抖動晶振（如 Si5351，抖動 < 100fs），確保 SNR≥60dBFS，滿足遠距離目標檢測需求。

（二）低延遲工業控制回路

• 應用架構 ：傳感器（如壓力、溫度）信號經儀表放大器（IA）放大后，輸入 ADC3910S065 單通道 ADC（采樣率 65MSPS），低延遲模式（數字功能禁用）下 1 個時鐘周期輸出數據，通過 SDR 接口傳輸至 MCU/FPGA，實現實時控制；
• 關鍵配置 ：禁用 DDC、比較器等數字功能，降低延遲；啟用窗口看門狗定時器（WDT），監測 ADC 通信狀態，避免數據丟失；電源采用 TPS7A4701 LDO（輸出噪聲 1.8μVrms），減少電源噪聲耦合；
• 故障防護 ：配置 ADC 過范圍告警（ALERT 引腳），當輸入超量程時觸發 MCU 中斷，切換至備用傳感器，確保控制回路可靠性。

六、設計指南

（一）電源與去耦

• AVDD 設計 ：模擬電源需低噪聲，推薦采用 “開關電源 + LDO” 架構（如 TPS62821+TPS7A90），AVDD 引腳旁并聯 10μF 鉭電容 + 0.1μF 陶瓷電容（X7R 材質），且距離引腳 < 5mm，抑制高頻噪聲；
• IOVDD 設計 ：數字電源可與其他數字器件共享，但需串聯磁珠（如 0603 封裝，100Ω@100MHz）隔離噪聲，IOVDD 引腳旁并聯 1μF+0.1μF 陶瓷電容，減少數字開關噪聲耦合；
• 地平面設計 ：模擬地（AGND）與數字地（DGND）單點連接（推薦在 AVDD LDO 處連接），熱焊盤（VQFN 底部）必須連接 AGND，且打 4 個 0.3mm 過孔（間距 1mm），增強散熱。

（二）PCB 布局要點

1. 分區布局
   • 模擬部分（AIN0/AIN1、VREF、VCM）與數字部分（SPI、GPIO、數字輸出）分開布局，距離≥5mm，避免數字噪聲耦合；
   • 高功率器件（如 DC/DC、功率三極管）遠離模擬引腳，熱敏器件（如基準、ADC）遠離發熱元件（如 LDO、LED），確保溫度測量準確。
2. 關鍵信號處理
   • 模擬輸入：采用差分布線（長度匹配誤差 < 1mm），布線寬度 0.2mm，遠離時鐘線與數字線，輸入電容≤100pF（防止振蕩）；
   • 時鐘信號：采用阻抗控制布線（50Ω），長度≤50mm，減少過孔（≤2 個），必要時串聯 50Ω 匹配電阻，靠近 ADC CLK 引腳；
   • 基準引腳：VREF 引腳濾波電容靠近引腳放置，布線長度≤3mm，避免與數字線平行，減少噪聲耦合。

（三）初始化配置流程

1. 上電后等待 POR 完成（<2ms），施加硬件復位（RESET 引腳高電平≥100ns），復位后等待 200,000 個時鐘周期（約 3.1μs@65MSPS），確保內部校準完成；
2. 配置參考源：通過寄存器（DEV_CFG_4，0x30B）選擇內部 / 外部基準，外部基準需在 VREF 引腳并聯濾波電容；
3. 配置 ADC 工作模式：設置采樣率（CLK_TIM_ADJ，0x304~0x305），雙通道可啟用交織模式（INTERLEAVE，0x84），配置輸入模式（差分 / 單端，DEV_CFG_4，0x30B）；
4. 配置數字功能（可選）：啟用 DDC（DECIMATION，0xD4）設置抽取因子，配置比較器閾值（COMP_THRESHOLD_HI/LO，0xC8~0xCF），啟用統計引擎（STATS_ENABLE，0xA4）設置窗口大小；
5. 配置數字接口：選擇接口模式（DDR/HDDR/SDR，INTERFACE_CFG_1，0x98），設置數據格式（二進制補碼 / 偏移二進制，FORMAT_DIG，0x30A），啟用輸出（OEN 引腳低電平）。