ADC3683-xEP 使用串行 LVDS （SLVDS） 接口輸出數據，從而最大限度地減少數字互連的數量。該器件支持雙通道、單通道和半通道選項。該器件采用 40 引腳 QFN 封裝 （5 mm x 5 mm），支持 -55 至 +105?C 的擴展溫度范圍
*附件：adc3683-sep.pdf

特性

• 耐輻射（僅限 -SEP）：
  • 單事件閂鎖 （SEL） 免疫高達 LET = 43 MeV-cm2/mg
  • 單事件功能中斷 （SEFI） 表征高達 LET = 43 MeV-cm2/mg
  • 總電離劑量 （TID）：30 krad（Si）
• 增強型產品（-EP 和 -SEP）：
  • 符合 ASTM E595 釋氣規(guī)范
  • 供應商物料圖紙 （VID）
  • 溫度范圍：–55°C 至 105°C
  • 一個制造、組裝和測試站點
  • 金鍵合絲，NiPdAu 引線表面處理
  • 晶圓批次可追溯性
  • 延長產品生命周期
• 雙通道、65 MSPS ADC
• 18 位分辨率（無遺漏代碼）
• 本底噪聲：-160 dBFS/Hz
• 低功耗 94 mW/ch（65MSPS 時）
• 延遲：1-2 個時鐘周期
• INL：±7，DNL：±0.7 LSB（典型值）
• 參考選項：外部或內部
• 片上 DSP（可選/可旁路）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• 串行LVDS數字接口（2線、1線和1/2線）
• 小尺寸：40-QFN （5x5 mm） 封裝
• 頻譜性能 （fIN = 5MHz）：
  • 信噪比：83.8dBFS
  • SFDR：89dBc HD2、HD3
  • SFDR：101dBFS 最差支線

參數

方框圖

一、產品基礎信息與核心差異對比

ADC3683-SEP 與 ADC3683-EP 同屬 ADC3683-xEP 系列，核心架構均為 18 位雙通道 65MSPS ADC，共享低功耗、高動態(tài)范圍等特性，主要差異集中在抗輻射能力與應用場景，具體參數對比如下：

二、關鍵功能特性詳解

1. 模擬輸入與信號調理

1.1 輸入特性與保護

• 輸入范圍與阻抗 ：差分輸入滿量程 3.2Vpp，支持 AC/DC 耦合，輸入共模電壓需匹配 VCM 引腳（0.95V）；差分輸入電阻 8kΩ（100kHz 時），輸入電容 7pF（100kHz 時），等效輸入網絡含采樣開關與寄生電容（如圖 7-1 所示），適配高頻信號。
• 線性度與誤差 ：增益誤差（外部基準）典型 ±2.3% FSR，溫度漂移 68ppm/°C；失調誤差典型 ±130LSB，溫度漂移 ±0.2LSB/°C；轉換噪聲 5LSB，確保弱信號采集精度。
• 抗混疊與濾波 ：需外部配置采樣毛刺濾波器，推薦方案分兩種：DC-30MHz 用 180nH 電感 + 100pF 電容，30-70MHz 用 120nH 電感 + 82pF 電容，抑制采樣噪聲對 SNR 的影響。

1.2 時鐘與基準配置

• 時鐘輸入 ：支持差分 / 單端時鐘，差分時鐘需 0.5-3.6Vpp 差分電壓，共模電壓 0.9V；單端時鐘需 DC 耦合至 0.9V 中心電壓，未使用時鐘引腳需 AC 耦合接地；時鐘抖動敏感，外部時鐘抖動 100fs 時，fIN=20MHz 的 SNR 仍達 83.6dBFS。
• 基準配置 ：支持三種基準模式：
  • 內部基準：1.6V（由 1.2V 帶隙基準經增益緩沖生成），需在 VREF 引腳外接 10μF+0.1μF 去耦電容，輸出阻抗 8Ω。
  • 外部 1.6V 基準：直接接入 VREF 引腳，負載電流 1mA，適配高精度場景。
  • 外部 1.2V 基準：接入 REFBUF/CTRL 引腳，經內部增益緩沖至 1.6V，負載電流 < 100μA，降低外部基準功耗。

2. 數字信號處理與接口功能

2.1 數字下變頻器（DDC）

• 核心構成 ：集成 32 位 NCO 與數字混頻器，支持實抽取（低通濾波，無混頻）與復抽取（混頻 + 低通濾波），抽取倍數 2/4/8/16/32 可選，復抽取時信號幅度衰減 6dB，可通過 6dB 數字增益補償（寄存器 0x26 配置）。
• NCO 配置 ：NCO 頻率范圍 ±FS/2，通過 32 位寄存器（0x2A-2D/0x31-34）配置，公式為；支持相位反轉（寄存器 0x25 [0]），配置后需觸發(fā) MIX_RES（0x26 [5/1]）更新 NCO。
• 濾波特性 ：復抽取時阻帶衰減≥85dB，通帶帶寬約 80% 輸出速率；實抽取通帶帶寬為復抽取的 1/2，適配不同帶寬需求的信號采集。

2.2 串行 LVDS 接口

• 接口模式 ：支持三種輸出模式，通過寄存器 0x07 配置：
  • 2 路模式：每通道分 2 路輸出，65MSPS 時 DCLK=585MHz，數據速率 292.5Mbps / 路。
  • 1 路模式：每通道 1 路輸出，65MSPS 時 DCLK=585MHz，數據速率 585Mbps / 路。
  • 1/2 路模式：雙通道共享 1 路輸出，65MSPS 時 DCLK=1.17GHz，數據速率 1.17Gbps / 路。
• 數據格式 ：18 位結果以 24 位數據包輸出（MSB 優(yōu)先），支持二進制補碼（默認）/ 偏移二進制（寄存器 0x8F/0x92 配置），輸出分辨率 14-20 位可調（14/16 位截斷 LSB，20 位補 0）。
• 同步功能 ：通過 PDN/SYNC 引腳或 SPI（寄存器 0x0E）同步多器件，同步信號需滿足 500ps 建立時間與 600ps 保持時間，確保多 ADC 通道對齊。

2.3 特殊功能

• 通道平均 ：開啟后將兩通道輸入信號內部平均（A+B)/2，非相關噪聲降低 3dB，需配置 DDC MUX（0x24 [4:3]=11）與通道平均使能（0x24 [5]=1），適配高精度測量場景。
• 數據加擾 ：2 路模式專屬功能，通過 XOR 操作隨機化數據（寄存器 0x22 [6] 使能），降低地彈噪聲對模擬性能的干擾，需重新配置位映射確保每路僅傳輸樣本的一半（如 D0-D8/D9-D17）。
• 測試模式 ：支持固定圖案、斜坡圖案輸出（寄存器 0x14-16 配置），固定圖案由 18 位自定義數據（0x14-16）決定，斜坡步長需匹配分辨率（14 位用 0x00010，16 位用 0x00004，18 位用 0x00001）。

3. 抗輻射與可靠性（僅 ADC3683-SEP）

• 單粒子效應 ：單粒子鎖定（SEL）免疫，LET 閾值 43MeV-cm2/mg；單粒子功能中斷（SEFI）LET 閾值 43MeV-cm2/mg，適應太空輻射環(huán)境。
• 總電離劑量 ：耐受 30krad (Si)，器件參數在輻射后仍保持穩(wěn)定，滿足衛(wèi)星等長壽命航天應用需求。
• 封裝與工藝 ：采用 40 引腳 WQFN 封裝（5mm×5mm），金鍵合線、NiPdAu 引腳鍍層， wafer 批次可追溯，延長產品生命周期。

三、電氣規(guī)格詳情（典型值，TA=25°C，AVDD=IOVDD=1.8V，外部 1.6V 基準）

3.1 供電與電流特性

3.2 AC 性能指標（fIN=5MHz，-1dBFS 輸入）

3.3 數字接口電氣特性

四、寄存器配置體系

器件含多組寄存器，核心功能通過 SPI 配置，關鍵寄存器分類如下：

4.1 基礎配置寄存器

4.2 DDC 與 NCO 配置寄存器

4.3 輸出接口與測試模式寄存器

五、應用設計與布局建議

5.1 典型應用場景

該系列 ADC 主要面向航天級高精度采集，具體場景包括：

• 衛(wèi)星光通信載荷 ：接收端高頻光信號轉換為電信號后，經 ADC 采集，DDC 降速后傳輸至基帶處理。
• 衛(wèi)星成像載荷 ：多通道圖像信號同步采集，通道平均功能提升動態(tài)范圍，適配弱光成像場景。
• 衛(wèi)星雷達 / LIDAR ：雷達回波信號采集，高 SFDR 抑制雜散，確保目標探測精度。

5.1.1 頻譜分析儀應用方案

• 電路結構 ：單端信號經 THS4541 全差分放大器轉換為差分信號，經 180nH+100pF 毛刺濾波器后輸入 ADC；時鐘采用低抖動差分時鐘源（如 CDCE6214），基準選用 REF7016（1.6V）；ADC 輸出經 LVDS 傳輸至 FPGA，DDC 配置為 8 倍復抽取，降低 FPGA 處理速率。
• 關鍵參數 ：fIN=20MHz 時 SNR=77.6dBFS，SFDR=76dBc，滿足中頻信號頻譜分析需求。

5.2 電源與布局設計要點

5.2.1 電源配置

• 供電體系 ：需兩路 1.8V 電源，AVDD 為模擬電路供電（含 ADC、基準），IOVDD 為數字接口供電（LVDS、SPI），無上電順序要求；推薦供電方案：5-12V 輸入經 TPS7H4010-SEP 開關電源降壓，再經 TPS73801-SE LDO 穩(wěn)壓至 1.8V，降低電源噪聲。
• 去耦配置 ：AVDD、IOVDD 引腳均需并聯(lián) 10μF+0.1μF 陶瓷電容，靠近引腳布局；VREF 引腳并聯(lián) 10μF+0.1μF 電容，REFBUF/CTRL 引腳（外部 1.2V 基準時）同樣并聯(lián) 10μF+0.1μF 電容，抑制基準噪聲。

5.2.2 PCB 布局準則

• 分區(qū)布局 ：模擬部分（AINxP/AINxM、VREF、REFBUF/CTRL）與數字部分（LVDS 接口、SPI）嚴格分區(qū)，模擬路徑避免穿越數字區(qū)域；時鐘路徑獨立布線，遠離電源噪聲源。
• 差分對布線 ：模擬輸入、時鐘輸入、LVDS 輸出均需 100Ω 差分對布線，長度差≤5mil，減少相位偏移；模擬輸入差分對遠離時鐘差分對，間距≥2 倍線寬，降低串擾。
• 接地處理 ：暴露熱焊盤（面積 5.2mm×5.2mm）必須接地，通過過孔連接至內層接地平面；AVDD 與 IOVDD 的接地分別獨立，最終單點連接，避免數字噪聲串入模擬地。

六、封裝與訂購信息

6.1 封裝規(guī)格

• 封裝類型 ：40 引腳 WQFN（型號 RSB），尺寸 5mm×5mm，引腳間距 0.5mm，最大高度 0.8mm，暴露熱焊盤用于散熱，熱阻參數：RθJA=30.7°C/W，RθJB=10.5°C/W。
• 焊接要求 ：MSL 等級 3（260°C 峰值回流，168 小時濕敏存儲），推薦鋼網厚度 0.1mm，熱焊盤焊接覆蓋率≥75%，確保散熱與機械穩(wěn)定性。