文章來源：學習那些事

原文作者：前路漫漫

本文介紹了集成電路制造中薄膜刻蝕的概念和工藝流程。

薄膜刻蝕與薄膜淀積是集成電路制造中功能相反的核心工藝：若將薄膜淀積視為 “加法工藝”（通過材料堆積形成薄膜），則薄膜刻蝕可稱為 “減法工藝”（通過材料去除實現圖形化）。通過這一 “減” 的過程，可將柵極層、銅互聯層等各類集成電路薄膜加工為圖形化結構，而這些具備特定功能的圖形化薄膜，正是構成各類器件、電路及集成電路功能模塊的基礎。

刻蝕（etching）工藝的傳統定義是：在光刻工藝完成后，采用化學或物理方法去除未被光刻膠覆蓋或保護的薄膜區域，最終將掩模上的設計圖形轉移到薄膜表面（如圖 1 所示）。在集成電路制造流程中，晶圓表面需形成微納米尺度（目前主流為 7nm~28nm，先進工藝已達 3nm）的精細圖形，而這類圖形的核心形成方式，便是通過刻蝕技術將光刻（lithography）工藝生成的光刻膠圖形（包含線路、平面、孔洞等結構）精準轉印至光刻膠下方的基底材料上，確保圖形尺寸與位置誤差控制在工藝允許范圍內。

從廣義角度看，刻蝕工藝的核心定位是實現硅片表面與截面的圖形化加工。廣義刻蝕技術涵蓋所有可對材料表面進行均勻移除或選擇性局部去除的技術，重點是在硅片表面構建由多種薄膜材料組成的預設圖案。根據技術原理與操作方式，刻蝕工藝可大致分為四類：濕法刻蝕（wet etching）、干法刻蝕（dry etching）、剝離技術（lift-off）與化學機械拋光（CMP）技術。其中，濕法刻蝕借助化學反應（如酸溶液與金屬、氧化物的腐蝕反應）實現薄膜去除；干法刻蝕通過物理作用（如等離子體轟擊被刻蝕材料，使其脫離晶圓表面）完成薄膜侵蝕；剝離技術屬于 “間接圖形化” 技術，并非直接刻蝕目標薄膜，而是通過去除不需要的薄膜部分保留核心區域 —— 具體流程為：先將圖形化后的光刻膠作為隔離層，再進行薄膜淀積，最后通過濕法腐蝕去除光刻膠，剩余的薄膜部分即形成目標圖案；化學機械拋光（CMP）技術則結合化學腐蝕與機械研磨，通過均勻移除材料實現表面平坦化，同時露出預設的溝槽或通孔結構，完成圖形化加工。

早期集成電路制造中，濕法刻蝕是主流技術：通過選取適配的化學溶液，使未被光刻膠覆蓋的被刻蝕材料發生分解反應，轉化為可溶于溶液的化合物，從而實現材料去除。濕法刻蝕的核心優勢在于，可通過調整化學溶液的成分、濃度與溫度，精準控制刻蝕速率，并獲得被刻蝕材料與光刻膠、下層基底之間的優良刻蝕選擇比（通常要求選擇比 > 10:1）。然而，由于化學反應不具備方向性，濕法刻蝕會產生顯著的側向刻蝕（即 “鉆蝕現象”），導致實際圖形線寬比設計值偏大 —— 隨著集成電路器件尺寸持續縮小（從微米級降至納米級），鉆蝕現象對圖形精度的影響愈發嚴重，甚至超出工藝容忍范圍。因此，當前主流工藝已逐步被干法刻蝕取代。干法刻蝕通常以輝光放電為基礎，通過激發氣體形成包含帶電粒子（離子、電子）與高活性中性原子、自由基的等離子體，利用等離子體與被刻蝕材料的物理碰撞或化學作用實現材料去除，具備更強的方向性與精度控制能力。此外，剝離技術與化學機械拋光技術是針對現代集成電路與微機電系統（MEMS）工藝開發的創新圖形化方案：剝離技術的核心是刻蝕掩膜層（如光刻膠）而非目標薄膜，適用于脆性或難刻蝕材料的圖形化；化學機械拋光（CMP）技術則經 IBM、Intel 等企業的持續研發優化，不僅能實現晶圓表面的全局平坦化（表面粗糙度可控制在 0.1nm 以下），還可結合光刻、薄膜填充與淀積工藝，滿足硅片表面圖形化需求 —— 例如，將銅、鎢等金屬材料嵌入通孔與連線槽中，形成當前主流的后端銅互聯結構（Cu Interconnect），大幅降低信號傳輸延遲。

衡量刻蝕工藝性能的核心指標主要包括刻蝕速率與均勻度、刻蝕選擇性、各向異性（刻蝕的方向性程度）、工藝成本及三維（3D）刻蝕能力。其中，刻蝕速率直接影響設備產能：速率越快，單位時間內可加工的晶圓數量越多，有助于降低單位制造成本并提升企業競爭力。刻蝕速率通常可通過調控氣體種類（如干法刻蝕中常用的 CF?、O?、Cl?等）、氣體流量、等離子體源功率及偏壓功率實現控制，在保證刻蝕精度、選擇性等指標達標的前提下，速率越快越優。刻蝕均勻度是表征晶圓不同位置刻蝕速率差異的關鍵指標，均勻度越好，意味著晶圓各區域的刻蝕效果一致性越高，可有效提升成品率。隨著晶圓尺寸從 80mm、100mm 逐步擴大至當前主流的 300mm（部分先進產線已采用 450mm），晶圓表面各區域的工藝條件差異增大，對均勻度的控制難度與要求也顯著提升（通常要求 300mm 晶圓上的刻蝕速率偏差 < 3%）。

刻蝕選擇性指被刻蝕材料的刻蝕速率與掩膜材料或下層基底材料刻蝕速率的比值，該指標直接決定掩膜與基底的保護效果 —— 例如，若以 SiO?為掩膜刻蝕 Si?N?，需確保 Si?N?的刻蝕速率遠高于 SiO?與硅基底，避免掩膜過早消耗或基底受損。刻蝕選擇性的控制通常與氣體種類及配比、等離子體偏壓功率、反應溫度等參數相關，需通過大量實驗優化。刻蝕的各向異性則決定了刻蝕輪廓的垂直度：對于多數邏輯芯片與存儲芯片的圖形化需求，刻蝕輪廓越接近 90° 垂直越好，可有效減少線寬偏差；僅在少數特殊場景（如接觸孔、走線孔的制作）中，為提升后續金屬濺射工藝的臺階覆蓋率（要求 > 95%），會故意將刻蝕輪廓設計為小于 90° 的傾斜結構。

對于刻蝕速率的控制，需遵循 “中庸原則”—— 既要平衡刻蝕速度與刻蝕精度，又要結合實際應用場景與工程需求。例如，當目標薄膜厚度較薄（如納米級柵氧化層，厚度僅 1~5nm）時，薄膜厚度的相對誤差要求極為苛刻（通常 < 5%），此時刻蝕速率需適當降低（如控制在 1~5nm/min），以提升刻蝕終點的控制精度，避免過度刻蝕導致器件失效。以下將結合不同薄膜材料與適用場景，對刻蝕速率進行綜合性說明。

刻蝕選擇性的本質，是掩膜材料與暴露材料對刻蝕介質（如腐蝕液、等離子體）的敏感程度差異。以 “采用 SiO?作為掩膜刻蝕 Si?N?” 為例，需重點對比 SiO?、Si?N?及硅基底（Si）在磷酸（常用刻蝕介質）中的刻蝕速率：合格的刻蝕過程需滿足兩個核心條件 —— 一是 Si?N?在磷酸中的刻蝕速率顯著高于 SiO?（確保掩膜能持續保護目標區域），二是磷酸對硅基底的刻蝕速率極低（避免基底被腐蝕）。實驗數據表明，以 SiO?為掩膜、磷酸為刻蝕介質、硅為基底的 Si?N?刻蝕方案，完全符合上述要求，是當前產業界的成熟方案之一。

氮化硅（Si?N?）的濕法刻蝕常以 SiO?為掩蔽膜，在 180℃的磷酸溶液中進行。SiO?、Si?N?及硅基底（Si）在 180℃磷酸中的具體刻蝕速率如表 1 所示，從數據可清晰看出三者的速率差異，進一步驗證了該刻蝕方案的合理性。

刻蝕的各向異性還可定義為刻蝕劑（腐蝕液或等離子體）對被刻蝕材料橫向刻蝕速率與縱向刻蝕速率的比值。濕法刻蝕依賴腐蝕溶液與被刻蝕材料的化學反應實現材料去除，而化學反應本身不具備方向性 —— 刻蝕初期僅作用于材料表面，隨著反應進行，材料的底面與側面會同時暴露在腐蝕溶液中，導致縱向與橫向刻蝕同步發生（如圖 2 所示），因此濕法刻蝕屬于典型的各向同性刻蝕。這種特性決定了濕法刻蝕必然存在側向刻蝕，難以滿足微納米尺度細微結構與線條的刻蝕精度要求（側向刻蝕量通常為刻蝕深度的 30%~50%）。

干法刻蝕則可有效規避這一問題：其核心原理是利用近乎垂直于晶圓表面的高能離子轟擊被刻蝕材料表面，通過物理碰撞將材料原子擊出，實現定向去除。這種方式的顯著特點是方向性極強，可獲得接近 90° 的垂直刻蝕輪廓，屬于各向異性刻蝕，因此能加工出精度極高的細微結構與線條（線寬偏差可控制在 1nm 以內），完全適配當前先進集成電路的工藝需求。

除刻蝕技術本身的特性外，被刻蝕材料的晶體結構也會對刻蝕各向異性產生顯著影響，其中晶體的晶向是關鍵因素。以硅晶體為例，不同晶向的腐蝕速率存在極大差異 —— 實驗數據表明，硅的（111）、（100）、（110）晶向在相同腐蝕條件下的腐蝕速率比例約為 1400。這種特性使得在（100）晶面的硅片上進行濕法腐蝕時，腐蝕過程會優先沿（110）晶向推進，最終形成沿（111）晶向的斜面結構（如圖 3 所示）。這種晶向引發的刻蝕各向異性具有雙面性：一方面可被利用于特定結構的制備（如 MEMS 器件中的斜面溝槽）；另一方面，其伴隨的橫向侵蝕會導致刻蝕線條的實際寬度偏離設計值，影響圖形精度，成為工藝中的不利因素。

從工藝成本與操作難度來看，濕法刻蝕與干法刻蝕存在顯著差異：濕法刻蝕的操作流程簡便，僅需腐蝕槽、清洗設備等基礎裝置，對環境與設備的要求較低，易于實現大批量連續生產，因此單位刻蝕成本較低（約為干法刻蝕的 1/5~1/3）。而干法刻蝕設備則包含復雜的機械傳動系統、高精度電氣控制系統與高真空環境裝置，同時需配備自動化的刻蝕終點檢測模塊（如光學發射光譜檢測、激光干涉檢測）與實時控制單元，以確保刻蝕精度，因此設備初期投資與后期維護成本均較高（單臺干法刻蝕設備價格可達數百萬美元）。

盡管濕法刻蝕成本更低，但對于線寬處于微米級（1~10μm）尤其是納米級（<1μm）的超大規模集成電路（VLSI），圖形精度要求極為嚴苛（線寬偏差需 < 5%），必須依賴具備高各向異性的刻蝕方法才能滿足需求，因此干法刻蝕成為這類場景的唯一選擇。基于此，集成電路生產線在選擇刻蝕方法時，需綜合權衡具體的技術要求（如線寬、精度、材料類型）與成本預算：若為中低端芯片（如消費類電子中的簡單邏輯芯片）且線寬要求寬松，可優先選用濕法刻蝕以控制成本；若為高端芯片（如 CPU、GPU）且線寬處于納米級，則需采用干法刻蝕確保工藝精度。

三維（3D）刻蝕是針對集成電路與 MEMS 特殊應用場景開發的先進刻蝕技術，核心是通過工藝組合或創新方法，在硅片內部或表面構建具有三維立體結構的刻蝕圖形。例如，采用 “先干法后濕法” 的復合刻蝕工藝，可制備出橫截面呈 “” 形狀的特殊結構（如圖 4 所示）：第一步通過干法刻蝕在硅片上形成垂直的硅橫截面，奠定結構基礎；第二步利用濕法刻蝕，并借助硅晶體不同晶向腐蝕速率的各向異性特性，對垂直截面進行選擇性腐蝕，最終形成 “” 形橫截面。該技術目前已被應用于下一代 pMOS 場效應管的制造中，通過優化溝道區域的結構形態，顯著提升溝道內空穴載流子的遷移率（提升幅度可達 15%~20%），進而增強器件的開關速度與驅動能力。

三維刻蝕的另一重要應用方向是深硅刻蝕技術。常規集成電路刻蝕多以形成二維（2D）平面圖形為主，刻蝕深度與線寬的比值（深寬比）通常較小（<5:1）；而隨著系統集成化需求的提升，大規模集成電路生產需整合 MEMS 器件、各類傳感器等組件，這類組件往往需要具備高深寬比的三維立體結構（如深溝槽、通孔陣列）。例如，采用感應耦合等離子體（ICP）刻蝕技術進行深硅刻蝕，可實現 10:1 至 30:1 的深寬比（如圖 5 所示）。這種高深寬比結構在 MEMS 傳感器制造中具有廣泛用途（如壓力傳感器的敏感膜、加速度傳感器的質量塊），同時也可用于制備 PDMS（聚二甲基硅氧烷）軟膜的模具，為柔性電子器件的生產提供支撐。