兩個(gè)半加器組成全加器的做法

用門電路實(shí)現(xiàn)兩個(gè)二進(jìn)數(shù)相加并求出和的組合線路，稱為一個(gè)全加器。

全加器是能夠計(jì)算低位進(jìn)位的二進(jìn)制加法電路

一位全加器（FA）的邏輯表達(dá)式為：

S＝A⊕B⊕Cin

Co＝AB＋BCin＋ACin

其中A，B為要相加的數(shù)，Cin為進(jìn)位輸入；S為和，Co是進(jìn)位輸出；

如果要實(shí)現(xiàn)多位加法可以進(jìn)行級(jí)聯(lián)，就是串起來使用；比如32位+32位，就需要32個(gè)全加器；這種級(jí)聯(lián)就是串行結(jié)構(gòu)速度慢，如果要并行快速相加可以用超前進(jìn)位加法。

全加器和半加器的應(yīng)用

應(yīng)用原理

計(jì)算機(jī)最基本的任務(wù)之一是進(jìn)行算數(shù)，在機(jī)器中四則運(yùn)算——加、減、乘、除——都是分解成加法運(yùn)算進(jìn)行的，因此加法器便成為計(jì)算機(jī)中最基本的運(yùn)算單元。

半加器原理?

兩個(gè)二進(jìn)制數(shù)相加，叫做半加，實(shí)現(xiàn)半加操作的電路，稱為半加器。表2.6.1是半加器的真值表，圖a為半加器的符號(hào)，A表示被加數(shù)，B表示加數(shù)，S表示半加和，C表示向高位的進(jìn)位。?

從二進(jìn)制數(shù)加法的角度看，真值表中只考慮了兩個(gè)加數(shù)本身，沒有考慮低位來得進(jìn)位，這就是半加器的由來。由真值表可得半加器邏輯表達(dá)式

(a)半加器符號(hào) (b)全加器符號(hào)

全加器原理?

全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號(hào)相加，并根據(jù)求和的結(jié)果給出該位的進(jìn)位信號(hào)。圖b為全加器的符號(hào)，如果用Ai,Bi表示A，B兩個(gè)數(shù)的第i位，Ci-1表示為相鄰低來的進(jìn)位數(shù)，Si表示為本位和數(shù)（成為全加和），Ci表示為相鄰高位的進(jìn)位數(shù)。可以很容易的求出S、C的簡(jiǎn)化函數(shù)表達(dá)式。表2.6.2是全加器的真值表?

用一位全加器可以構(gòu)成多位加法電路。由于每一位加法的結(jié)果必須等到低一位的進(jìn)位產(chǎn)生后才能產(chǎn)生（這種結(jié)構(gòu)稱為串行進(jìn)位加法器），因而運(yùn)算速度很慢。為了提高運(yùn)算速度，制成了超前進(jìn)位那加法器。這種電路各進(jìn)位信號(hào)的產(chǎn)生只需經(jīng)歷一級(jí)與非門和一級(jí)或非門的延遲時(shí)間，比串行進(jìn)位的全加器大大縮短了時(shí)間。

1.實(shí)現(xiàn)半加/半減器

用異或門74LS86和與非門74LS00組成半加%2F半減器，當(dāng)控制信號(hào)M%3D0時(shí)實(shí)現(xiàn)半加器功能，當(dāng)控制信號(hào)M%3D1時(shí)實(shí)現(xiàn)半減器功能。

半加/半減器真值表

結(jié)果：

注意:開關(guān)開表示輸入1,關(guān)表示輸入0。燈亮表示輸出1,不亮表示0。

2.實(shí)現(xiàn)全加/全減器

用74LS86和若干與非門組成全加%2F全減器，當(dāng)控制信號(hào)M%3D0時(shí)實(shí)現(xiàn)全加器功能，當(dāng)控制信號(hào)M%3D1時(shí)實(shí)現(xiàn)全減器功能。要求設(shè)計(jì)的邏輯電路門數(shù)量最少。

全加/全減器真值表

結(jié)果：

結(jié)論：通過開關(guān)控制輸入,觀察輸出信號(hào)燈的亮與滅符合真值表。