以下文章來源于村里鄉味，作者周左邊

SiC MOSFET器件的短路耐受能力，在高壓和低壓應用是有所不同的，在耐受時間上通常在?2-7μs?范圍內。多數規格書標稱的短路時間是供應商在評估器件初期，使用單管封裝測試的，2-3μs;到模塊封裝，多芯片并聯，搞個2μs差不多。與硅基器件相比，碳化硅器件的短路能力通常較弱。那這耐受時間夠用嗎?在多數應用場景下是足夠?，只是需要更懂的團隊去用。

短路能量的密度不亞于這個場面，哈哈

1-短路失效的原因

熱擊穿。熱點短路瞬間短路電流密度高達額定值(limited 500A/cm^2)的10倍，導致結溫飆升，數微秒內把溝道/JFET 區域燒熱點，引發芯片金屬層熔融或柵極氧化層擊穿，最終失效。

寄生BJT觸發， 源極附近注入+高電流密度導致體二極管與P/N結構形成寄生三極管導通。

柵氧應力， 大電流+dv/dt 把柵氧置于高電場環境，尤其溝槽器件更敏感。

電感環路過沖， 封裝/回路寄生L導致關斷時Vds尖峰，疊加應力導致二次擊穿。

不同封裝下短路能力測試表現

2-短路能力限制因素：

2.1結溫升高：短路期間，器件內部小范圍內會產生大量的熱，薄弱的cell最先發熱，導致結溫迅速升高。當溫度超過器件的最大允許溫度，就會導致器件失效;

2.2 溫度分布不均：短路能量高度集中于器件正面區域(薄漂移層)，導致金屬層、柵極氧化物等承受極大熱應力;

2.3 電場強度：短路時，器件內部的電場強度可能接近碳化硅材料的擊穿電場，從而導致器件損壞;

2.4 柵極氧化層可靠性：柵氧是MOSFET器件中的薄弱環節，容易受到高溫和高電場的影響而發生擊穿。

3- 提升短路能力的方法：

3.1、芯片設計優化

元胞結構優化，通過減小JFET區寬度、降低單元密度或在源極引入電阻退化手段來降低Isc，短路能力通常更強，代價是Vds略高。

P+局部屏蔽/柵下P-shield ：降低柵漏電容,抑制寄生BJT導通風險，減小柵氧邊緣場強。

Kelvin源極：驅動回路與功率回路分離，抑制Miller注入，提升受控關斷穩定性。

柵極可靠性設計，閾值電壓控制在2.5–4V，避免過低導致誤觸發;集成柵極電阻抑制振蕩，減少外部電路依賴。

確保等溫等阻與對稱布線的均流化時，更大結區/多芯片并聯、

3.2、系統級保護增強：炸機前可靠檢測并關斷，Esc控制在器件可承受范圍。

快速關斷電路：DESAT設置很短的盲時(~200–400ns)，搭配快恢復二極管;VDS實時監測+低容值濾波電容(<1nF)抑制噪聲。適度降低 Vgs,on(例如從+18V降到+15V/+12V)與增大Rg能明顯降低 Isc(代價是開通損耗/導通電阻上升)。

驅動負壓關斷 :關斷電壓從0V降至-2V~-5V，可降低關斷損耗35–40%，同時抑制米勒效應。避免故障關斷過程中寄生導通。

保護電路優化?：采用快速響應方案(如去飽和檢測或分流電阻檢測)，確保在2-3μs內關斷器件;集成開爾文源極焊盤可提升響應精度。

3.3、 封裝端的改善：Esc≈Vdc?Isc?tsc

散熱路徑優化：燒結銀替代焊料，熱阻降低30%;AMB替換DBC且材料均勻;確保溫度傳感器響應時間<熱穿透時間。

金屬系統強化，銅綁定線替代鋁：載流能力提升2倍，延遲金屬熔融，直接銅鍵合很難，可用DTS或solder clip互聯降低熱阻30%，和降低局部熱集中，功率循環壽命提升3倍。

封裝選型：低寄生布局如引線框架優化、引腳更短、引入引線并聯)，達成低感封裝，減少關斷過沖。

4-測試與驗證方法

單脈沖SC-SOA測試 ：兩種典型短路，。

一類短路SC-I ：柵極已導通，直連短路;

二類短路SC-II ：開通瞬間直擊短路(應力更大)。保證母線、占空、占空起始相位一致，可重復。

記錄VDC、Isc、tSC、結溫Tj。示波器要用差分探頭與電流探頭，帶寬/接地方式可靠。

邊界工況 ：低溫(電流更大)與高溫(余量更小)都要測;最大母線電壓、最大直流鏈路電感條件下測。

判據 ：關斷后漏電、Rds(on)漂移、柵漏電、波形是否出現振蕩/再導通;必要時FA解封 SEM/OBIRCH 查熱點。

5-總結

再厲害的器件也怕不會用，SIC MOSFET 的短路能力在芯片設計端的創新優化固然很重要，后端的封裝設計、應用策略都對短路能力有著十分關鍵的影響。