Synopsys近日宣布， Synopsys 設計平臺獲得TSMC最新版且最先進的5nm工藝技術認證，可用于客戶先期設計。通過與TSMC的早期密切協作，IC CompilerII 的布局及布線解決方案采用下一代布局和合法化技術，最大限度地提高可布線性和總體設計利用率。借助重要的設計技術協同優化工作，通過使用PrimeTime Signoff和StarRC提取技術實現ECO閉合，IC Compiler II 實現了對高度緊湊的單元庫的支持。對于TSMC 5nm極紫外光刻（EUV）技術來說，通過部署非缺省規則處理和布線層優化的通用技術，最大限度地提高了寄生優化的新機會，從而創建出高度收斂的RTL-to-GDSII實現方案。

PrimeTime時序分析和Signoff認證解決方案中的先進技術，已擴展到整個數字實現平臺，以實現面向TSMC 5nm工藝節點的快速增長市場的差異化設計。PrimeTime中的參數化片上偏差 (POCV) 分析得到了加強，可精確獲取由于工藝縮放和低電壓運行而導致的非線性變化，而這些手段過去常用于實現上述目標應用的能源效率。

TSMC 5nm認證還包括IC Validator物理驗證Signoff，支持DRC、LVS和金屬填充。TSMC發布設計規則的同時也發布運行集。TSMC和 Synopsys 之間的深度技術合作可實現先進的工藝特性，如新的多網格填充優化和LVS雙層次抽取。

為了加速可靠的模擬定制和數模混合信號設計, HSPICE仿真器以及 CustomSim和 FineSim FastSPICE 仿真器也都進行了優化，可支持TSMC 5nm FinFET工藝。該解決方案結合CustomSim先進的IR/EM 可靠性分析能力，加快了AMS驗證，以支持可靠的AMS設計。

TSMC設計基礎架構營銷事業部資深處長Suk Lee表示: “我們與Synopsys在5nm工藝的合作可以為客戶在設計過程中帶來更高性能和更低功耗。為幫助客戶在5nm工藝技術的支持下實現目標PPA，TSMC和Synopsys一直在廣泛的設計風格上展開合作，以推動并讓設計性能實現最大化。”

Synopsys設計事業群營銷和業務開發副總裁Michael Jackson表示：“考慮到5nm工藝技術在規則和進步方面的復雜性，我們必須進一步提早開始與TSMC的合作周期。此外，我們還必須提早開始與早期5nm技術采用者的接觸。新工藝節點正在以前所未有的速度引入，我們與TSMC的合作確保了企業設計人員能夠在新節點上滿懷信心地設計，同時最大限度地提高他們的投資回報。”

TSMC可提供Synopsys Design Platform技術文件、庫和寄生參數，以便在5nm技術工藝中進行先期設計。獲得TSMC 5nm FinFET工藝認證的 Synopsys Design Platform的主要產品和特點包括:

? IC Compiler II 布局和布線: 全自動、全著色布線及抽取支持，下一代布局和合法化技術以減少單元占板面積縮小，實現高設計利用率的高級合法化和引腳訪問建模，以及實現通孔柱技術的流量部署，最大限度提高性能和器件產量；
? PrimeTime Signoff時間：低電壓的高級建模；
? StarRC Signoff提取：FinFET 器件擴展的高級建模；
? IC Validator物理驗證Signoff: 同時開發DRC、LVS和填充運行集，TSMC發布設計規則的同時也發布DRC 運行集；
? HSPICE，CustomSim和FineSim仿真解決方案: 采用Monte Carlo功能支持的FinFET 器件建模；提供精確電路仿真結果，可實現模擬、邏輯、高頻和SRAM設計；
? Custom Compiler自定義設計：支持TSMC 5nm新版圖設計規則；
? NanoTime自定義時序分析：基于高級轉換的POCV變量分析和增強信號完整性分析，優化嵌入式SRAM和自定義宏的入侵處理；
? ESP 自定義功能驗證: 用于 SRAM、宏和庫單元設計的晶體管級形式化等價性驗證；
? CustomSim可靠性分析：用于高級 EM規則支持的精確動態晶體管級 IR/EM 分析。