奇捷科技（Easy-Logic），致力于提供電子設計自動化（EDA）領域高效的邏輯功能變更（ECO）解決方案，將于2025年6月22日-25日美國舊金山舉辦的設計自動化大會（DAC 2025）上展示其最新技術成果—集成于其旗艦產品EasylogicECO工具中的突破性階段性ECO設計環境，以更好的滿足當今ASIC設計業快速演進的功能性ECO需求。

這些階段性流程通過內置模塊簡化ECO操作，處理功能變更的同時，還能與用戶ASIC設計流程無縫集成。相比傳統方法，這一創新，可以讓ECO周轉時間縮短50%以上。

奇捷科技CEO魏星博士強調該方案的重要性：“在任何功能性ECO場景中，設計團隊都面臨層層挑戰，首先是實現邏輯變更的復雜性；其次，每個設計階段（綜合、DFT、布局布線等）都需要適配其專屬的ECO邏輯變更；最后，每次變更都需驗證無誤才能推進流程。這些難題會層層疊加，對項目周期和芯片質量構成多重障礙。EasylogicECO憑借其靈活性、效率和深度流程集成的特性，使ECO成為ASIC設計流程中高效且可控的一環，助力團隊快速響應變更，確保質量與設計初衷不受影響。”

（圖1：ECO操作面臨層層挑戰）

EasylogicECO 采用階段感知架構，深度契合用戶的 ASIC 設計流程，內置五套功能性 ECO 流程，每套流程精準映射常見的 ASIC 設計場景。ECO 流程的每個階段均包含具備嵌入式功能的操作模塊和可配置開關，且同一設計流中的所有模塊無縫協同，從而用戶能夠根據具體應用需求，進一步精準調控 ECO 結果。

（圖2：EasylogicECO內置階段性ECO設計模塊）

從具體應用場景來看，這些內置流程分別對應幾種典型的ASIC 設計模式，例如：

單階段ECO流程（藍色）：適用于小型數字電路設計（如混合信號ASIC），尤其是高頻發生局部變更且ECO時間窗口極短需要快速響應的場景。

雙階段ECO流程（綠色）：為傳統前后端團隊的無縫協作而設計，前端工程師負責RTL設計、邏輯綜合及DFT可測性設計全階段工作，后端團隊專注物理實現，該流程便于跨團隊的高效協同。

雙階段ECO流程（黃色）：專為設計過程中需向后端實現團隊動態移交RTL的場景而構建。

三階段ECO流程（橙色）：專為大規模數字ASIC設計打造（如移動應用處理器/網絡交換機）。該流程通過明確劃分RTL設計、DFT團隊與后端實現的職責邊界，構建標準化ECO協作體系。所有變更需經綜合與DFT階段完成結果驗證后，方可執行后端修改，從而最大限度降低風險。

四階段ECO流程（紫色）：專為GPU或AI服務器芯片等超大型ASIC設計定制，適用于含多副本或層級化模塊的芯片架構。其創新性在于新增布圖規劃環節——通過物理指引調整補丁邏輯，尤其針對模塊間距影響時序路徑的關鍵場景，在布局布線前完成優化。

我們的技術支持團隊將在DAC展會中為參觀來賓說明EasylogicECO如何無縫集成至現有設計環境并進行產品demo演示，同時我們也會針對不同的ECO應用進行探討并提供定制化解決方案建議，在此誠邀業界同仁蒞臨洽談。

- 關于奇捷科技 -

奇捷科技成立于2013年，專注于電子設計自動化（EDA）軟件的開發。一直以來，公司從“為功能性ECO創建顛覆性算法”出發，秉承“客戶信賴、技術領先、服務至上”的品牌理念，旨在應用Functional ECO的技術為ASIC設計業界提供突破性的設計流程。公司集結了國內外學術與產業精英，目前在深圳、上海、北京、香港均有研發中心，研發成果卓著。EasylogicECO能快速有效地幫助設計團隊在最短時間內完成ECO任務，縮短產品開發周期，節省成本，客戶遍布中國大陸、中國臺灣、美國和韓國等多個國家和地區。 新聞來源：奇捷科技