文章來源：半導體與物理

原文作者：jjfly686

本文介紹了先進集成電路制造多重曝光中的套刻精度要求。

在半導體工廠的潔凈室里，光刻機如同一位在納米畫布上作畫的藝術家。但當這位“畫家”的筆觸精細到20納米以下時，它的雙手開始顫抖——不是源于技藝不足，而是物理定律的桎梏。

為了突破這一限制，工程師們發明了多重曝光技術，卻意外打開了潘多拉魔盒：對準復雜度（Overlay Complexity）的指數級暴增。這場納米級的疊影戰爭，正在重塑芯片制造的底層邏輯。

一、光刻機的“視力衰退”與拆解藝術

當芯片制程進入20納米節點（相當于人類頭發直徑的1/4000），193nm浸沒式光刻機遭遇物理極限——其光學系統如同近視加深的雙眼，無法分辨間距小于80納米的密集電路。為此，工程師將一張電路設計圖拆解為多張“分鏡稿”：

雙重曝光：將金屬層分解為紅藍兩版，如同把樂高模型拆成兩套組件。

三重曝光：在10nm節點，甚至需要將圖形拆分為三套獨立掩模

但拆解后的圖案需要完美拼接，這要求每次曝光后的硅片位置必須精準對齊，誤差需控制在3納米以內。

二、對準步驟的“多米諾骨牌效應”

以芯片中最基礎的金屬-通孔（Metal-Via）連接結構為例：

28nm節點（單次曝光）：只需3次對準操作，如同拼裝三塊標準積木。

14nm節點（雙重曝光）：對準步驟激增至8次，相當于用八根不同顏色的線穿同一枚針眼。

10nm節點（三重曝光）：需要21次對準，復雜度堪比用21把鑰匙同時開啟一把鎖

更驚人的是，若10nm節點采用四重曝光，對準操作將達40次。

納米疊影的“蝴蝶效應”

對準誤差帶來的不僅是時間成本，更會引發更多的問題：

短路危機：金屬層間5納米的錯位，可能導致相鄰電路導通。

電阻增大：通孔偏移，接觸電阻可能飆升。

良率降低：在7nm節點，10%的對準失誤會直接導致整片晶圓報廢。