概述
ADMV4640是一款微波下變頻器，針對各種衛(wèi)星通信(SATCOM)用戶終端進行了優(yōu)化，RF工作頻率范圍為10.7 GHz至12.7 GHz。

ADMV4640本振(LO)信號可從內(nèi)部通過片內(nèi)整數(shù)N分頻(INT)頻率合成器產(chǎn)生。內(nèi)部頻率合成器的LO頻率覆蓋范圍為8.7 GHz至10.7GHz。10.7 GHz至12.7 GHz范圍內(nèi)的輸入RF信號會下變頻為1.4 GHz至2.2 GHz的輸出中頻(IF)信號。芯片具有濾波特性以抑制6.7 GHz至8.7 GHz的鏡像頻段。片內(nèi)低噪聲放大器在混頻器前集成了6 dB步進衰減器，使用戶能夠在較低噪聲系數(shù)和較高線性度之間進行權(quán)衡。此外，該芯片還在IF輸出端集成了數(shù)字步進衰減器，可提供高達31 dB的增益控制范圍和1 dB步進，以便對后續(xù)電纜損耗進行調(diào)整。

數(shù)字串行外設(shè)接口(SPI)可對該器件輕松編程。除了數(shù)字SPI控制之外，模擬控制引腳(RX_MUTE)可快速關(guān)斷所有電路，讓接收器進入待機模式以便省電。模擬通用輸入-輸出(AGPIO)引腳可用作由片內(nèi)模數(shù)轉(zhuǎn)換器(ADC)讀取的輸入，或與絕對溫度(PTAT)電壓成正比的內(nèi)部模擬輸出。還提供三個數(shù)字GPIO引腳，用于輸出邏輯電平以使用SPI控制外部器件。

ADMV4640下變頻器采用緊湊的散熱增強型、6 mm × 6 mm、40引腳引腳架構(gòu)芯片級封裝(LFCSP)。ADMV4640工作殼溫范圍為?40°C至+85°C。
數(shù)據(jù)表：*附件：ADMV4640集成小數(shù)N分頻PLL和VCO的Ku頻段下變頻器技術(shù)手冊.pdf

應(yīng)用

• SATCOM用戶終端

特性

• 集成PLL的X/Ku頻段至IF下變頻器
• RF輸入頻率范圍：10.7 GHz至12.7 GHz
• 內(nèi)部LO頻率范圍：8.7 GHz至10.7 GHz
• 噪聲系數(shù)：5.2 dB、最小衰減、LNA低增益模式
• 匹配、50 Ω、單端RF輸入和IF輸出
• 片內(nèi)溫度傳感器
• 片內(nèi)ADC
• 接收器頻率合成器鎖定檢測引腳
• 20 MHz時可通過四線式SPI接口編程
• 接收器待機功能
• 40引腳、6 mm × 6 mm LFCSP封裝

框圖

引腳配置描述

典型性能特征

工作原理

ADMV4640是一款針對工作在10.7 GHz至12.7 GHz頻段的各類衛(wèi)星通信（SATCOM）用戶終端優(yōu)化的微波下變頻器。圖1為該器件的功能框圖。ADMV4640的數(shù)字設(shè)置通過SPI（串行外設(shè)接口）進行控制。

參考輸入級

參考輸入級如圖72所示，可由外部單端25 MHz信號源驅(qū)動。需確保外部直流模塊用于參考輸入。

參考倍頻器、R計數(shù)器和參考二分頻器

內(nèi)部有一個參考倍頻2模塊（×2倍頻器，見圖72），用于生成更高的鑒相頻率（fpd）。通過設(shè)置寄存器0x20E的第3位（DOUBLER_EN位）使能參考倍頻器。

有兩個頻率分頻器：一個5比特R分頻器（1至32可選，見圖72）和一個二分頻模塊。這些分頻器將輸入?yún)⒖碱l率（fref）降低，以產(chǎn)生更低的fpd。通過設(shè)置寄存器0x20C的第4 - 0位（R_DIV位）來設(shè)置R計數(shù)器。

通過設(shè)置寄存器0x20E的第0位（RDNV2_SEL位）使能參考二分頻模塊。

整數(shù)模式和N計數(shù)器

ADMV4640合成器工作在整數(shù)模式（INT模式）。

N計數(shù)器在鎖相環(huán)（PLL）從壓控振蕩器（VCO）返回的反饋路徑中設(shè)置分頻比。分頻比由INT位值決定。使用寄存器0x200和寄存器0x201來設(shè)置INT位值。

INT值與參考路徑相結(jié)合，可生成間隔為fpd的VCO頻率。

使用以下公式計算fpd，其中涉及fref和參考路徑配置參數(shù)：

其中：

• D是參考倍頻器位（0或1）。
• R是5比特二進制可編程計數(shù)器（1到31）的參考分頻比。
• T是參考二分頻比特（0或1）。

使用以下公式計算VCO頻率（fVCO）：

其中：

• fLO是驅(qū)動混頻器的本振頻率。
• N是INT的期望取值，INT是16比特整數(shù)值（0到65535）。

鑒相鑒頻器（PFD）和電荷泵（CP）

PFD接收來自R計數(shù)器和N計數(shù)器的輸入，產(chǎn)生一個與兩個計數(shù)器之間的相位和頻率差成比例的輸出。該比例信息輸出到一個CP電路，產(chǎn)生電流以驅(qū)動外部環(huán)路濾波器，進而適當(dāng)?shù)卦黾踊蚪档蚔TUNE調(diào)諧電壓。

圖73展示了PFD和CP的簡化原理圖。U1和U2是雙D型觸發(fā)器，U3是一個接地門。PFD包含一個固定延遲元件，用于確保PFD傳遞函數(shù)中不存在死區(qū)，從而保證參考雜散電平一致。

環(huán)路濾波器和電荷泵電流

為PLL定義環(huán)路濾波器取決于PFD頻率、N計數(shù)器值、VCO的調(diào)諧靈敏度特性（kVCO）以及所選的CP電流。較低的fpd允許PLL在INT模式下工作，這可以消除整數(shù)邊界雜散，但代價是帶內(nèi)相位噪聲更高。

在頻率規(guī)劃和fpd選擇時需謹慎，以確保帶內(nèi)相位噪聲性能符合要求，同時雜散電平在最終應(yīng)用可接受的范圍內(nèi)。

ADMV4640 - EVALZ評估板上實現(xiàn)的環(huán)路濾波器如圖74所示。CP電流（ICP）由寄存器0x22E設(shè)置。推薦默認寄存器值0x0E。