概述
AD9518-31提供多路輸出時鐘分配功能，具有亞皮秒級抖動性能，并且集成片內(nèi)PLL和VCO。片內(nèi)VCO的調(diào)諧頻率范圍為1.75 GHz至2.25 GHz。也可以使用最高2.4 GHz的外部VCO/VCXO。

AD9518-3強調(diào)低抖動和相位噪聲以實現(xiàn)數(shù)據(jù)轉(zhuǎn)換器的優(yōu)質(zhì)性能，同時能夠滿足其他應用所需的嚴格相位噪聲和抖動要求。
數(shù)據(jù)表：*附件：AD9518-3 6路輸出時鐘發(fā)生器，集成2.0GHz VCO技術手冊.pdf

AD9518-3具有六個LVPECL輸出（三對）。LVPECL輸出的工作頻率可達1.6 GHz。

對于需要額外輸出、晶體參考輸入、零延遲或EEPROM的應用以便在啟動時自動配置，提供[AD9520]和[AD9522]。

此外，[AD9516]和[AD9517]類似于[AD9518]，但具有不同的輸出組合。

每對輸出均有分頻器，其分頻比和粗調(diào)延遲（或相位）均可以設置。LVPECL輸出的分頻范圍為1至32。

AD9518-3提供48引腳LFCSP封裝，可以采用3.3 V單電源供電。將電荷泵電源(VCP)與5V電壓相連時，可以使用外部VCO，它需要更寬的電壓范圍。獨立的LVPECL電源可以為2.5 V至3.3 V（標稱值）。

AD9518-3的額定工作溫度范圍為–40°C至+85°C工業(yè)溫度范圍。

應用

• 低抖動、低相位噪聲時鐘分配
• 10/40/100 Gb/s網(wǎng)絡線路卡，包括SONET、同步以太網(wǎng)、OTU2/3/4
• 前向糾錯(G.710)
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘
• 高性能無線收發(fā)器
• 自動測試設備(ATE)和高性能儀器儀表

特性

• 片內(nèi)VCO的調(diào)諧頻率范圍為1.75 GHz至2.25 GHz
• 可選外部VCO/VCXO，最高達2.4 GHz
• 1路差分或2路單端基準輸入
• 基準監(jiān)控功能
• 自動/手動基準電壓源切換/保持模式
• 自動從保持模式恢復
• 接受最高250 MHz的基準頻率
• 可編程PFD路徑延遲
• 可選數(shù)字或模擬時鐘檢測
• 三對1.6 GHz LVPECL輸出
  每對共用1至32分頻器和粗調(diào)相位延遲
  加性輸出抖動：225 fS 均方根值
  通道間偏斜成對輸出小于10 ps
• 上電時所有輸出自動同步
• 可以根據(jù)需要手動同步多路輸出
• 串行控制端口
• 48引腳LFCSP封裝

框圖

時序圖

引腳配置描述

典型性能特征

工作原理

工作配置

AD9518 有多種配置方式。這些配置需通過加載控制寄存器來設定（見表 42 至表 49 ）。每個部分或功能都得通過在相應控制寄存器中設置合適的位來單獨編程。

高頻時鐘分配——CLK 或外部 VCO（>1600 MHz）

AD9518 的上電默認配置下，PLL 處于斷電狀態(tài)，輸入路由設置為 CLK/CLK 輸入通過 VCO 分頻器（二分頻/三分頻/四分頻/五分頻/六分頻 ）連接到分配部分。這是一種僅用于分配的模式，可使外部輸入分頻至 2.4 GHz（見表 3）。通道分頻器可處理的最大頻率為 1600 MHz，所以，高于此頻率的輸入在進入通道分頻器前必須先降頻。這種輸入路由方式也適用于較低頻率輸入，但在使用通道分頻器前，最小分頻比為 2 。
當啟用 PLL 時，這種路由方式還允許使用頻率低于 2400 MHz 的外部 VCO 或 VCXO 搭配 PLL 。在此配置中，內(nèi)部 VCO 不使用且處于斷電狀態(tài)，外部 VCO/VCXO 直接接入預分頻器。
表 20 中所示的寄存器設置是這些寄存器在上電或復位操作后的默認值。若在電源啟動或復位后，寄存器內(nèi)容因先前編程而改變，也可有意將這些寄存器設為這些默認值。
對相應寄存器值編程后，必須將寄存器 0x232 設置為 0x01，這些值才能生效。

表 20. 部分 PLL 寄存器的默認設置

表 21. 使用外部 VCO 時的設置

外部 VCO 需要一個外部環(huán)路濾波器，該濾波器必須連接在 CP 和 VCO 的調(diào)諧引腳之間。此環(huán)路濾波器決定了 PLL 的環(huán)路帶寬和穩(wěn)定性。務必為所用 VCO 選擇合適的 PFD 極性。

表 22. 設置 PFD 極性