概述
AD9516-0提供多路輸出時鐘分配功能，具有亞皮秒級抖動性能，還配有片內(nèi)集成鎖相環(huán)(PLL)和電壓控制振蕩器(VCO)。片內(nèi)VCO的調(diào)諧頻率范圍為2.55 GHz至2.95 GHz。或者，也可以使用最高2.4 GHz的外部VCO/VCXO。
數(shù)據(jù)表：*附件：AD9516-0 14路輸出時鐘發(fā)生器，集成2.8 GHz VCO技術(shù)手冊.pdf

AD9516-0具有出色的低抖動和相位噪聲特性，可極大地提升數(shù)據(jù)轉(zhuǎn)換器的性能，并且也有利于其它相位噪聲和抖動要求嚴苛的應用。

AD9516-0提供6路LVPECL輸出（分為三對）、4路LVDS輸出（分為兩對）和8路CMOS輸出（每路LVDS輸出對應兩路）。LVPECL輸出的工作頻率達1.6 GHz，LVDS輸出的工作頻率達800 MHz，CMOS輸出的工作頻率達250 MHz。

每對輸出均有分頻器，其分頻比和粗調(diào)延遲（或相位）均可以設置。LVPECL輸出的分頻范圍為1至32。LVDS/CMOS輸出的分頻范圍最高可達1024。

AD9516-0提供64引腳LFCSP封裝，可以采用3.3 V單電源供電。將，采用外部VCO時，需要更寬的電壓范圍, 可通過將電荷泵電源(VCP)與5.5 V電壓相連來實現(xiàn)獨立的LVPECL電源可以為2.375 V至3.6 V。

AD9516-0的額定工作溫度范圍為?40°C至+85°C工業(yè)溫度范圍。

應用

• 低抖動、低相位噪聲時鐘分配
• 10/40/100 Gb/s網(wǎng)絡線路卡，包括SONET、同步以太網(wǎng)、OTU2/3/4
• 前向糾錯(G.710)
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘
• 高性能無線收發(fā)器
• 自動測試設備(ATE)和高性能儀器儀表

特性

• 低相位噪聲鎖相環(huán)(PLL)
  片內(nèi)VCO的調(diào)諧頻率范圍為2.55 GHz至2.95 GHz
  可選外部VCO/VCXO，最高達2.4 GHz
  1路差分或2路單端基準輸入
• 6對1.6 GHz LVPECL輸出
  每對輸出共用1至32分頻器和粗調(diào)相位延遲
  加性輸出抖動：225 fs均方根值
  通道間偏斜成對輸出小于10 ps
• 4對800 MHz LVDS時鐘輸出
  每對輸出共用兩個1至32級聯(lián)分頻器和粗調(diào)相位延遲
  加性輸出抖動：275 fs均方根值
• 上電時所有輸出自動同步
• 提供手動輸出同步
• 64引腳LFCSP
• 欲了解更多特性，請參考數(shù)據(jù)手冊

框圖

時序圖

引腳配置描述

典型性能特征

鎖相環(huán)(PLL)

AD9516集成了片上鎖相環(huán)（PLL）和片上壓控振蕩器（VCO）。PLL模塊既可以與片上VCO配合使用，構(gòu)建完整的鎖相環(huán)，也可以與外部VCO或壓控晶體振蕩器（VCXO）協(xié)同工作。PLL需要一個外部環(huán)路濾波器，該濾波器通常由少量電容和電阻組成。濾波器組件的配置用于確定工作PLL的環(huán)路帶寬和穩(wěn)定性。

AD9516的PLL在從給定參考頻率生成時鐘頻率方面很有用。這包括將參考頻率轉(zhuǎn)換為更高頻率，以便進行后續(xù)的分頻和分配。此外，PLL還可用于在有噪聲的參考信號上濾除抖動和相位噪聲。AD9516的PLL參數(shù)的精確選擇取決于特定應用在噪聲和參考雜散方面的要求。AD9516的PLL具有靈活性和深度，使其能夠針對多種不同應用和信號環(huán)境進行定制。

PLL配置

AD9516允許對PLL進行靈活配置，以適應各種參考頻率、鑒頻鑒相器（PFD）比較頻率、VCO頻率、內(nèi)部或外部VCO/VCXO，以及環(huán)路動態(tài)特性。這通過對R分頻器、N分頻器、PFD極性（僅適用于外部VCO/VCXO）、反沖脈沖寬度、電荷泵電流、內(nèi)部VCO或外部VCO/VCXO的選擇，以及環(huán)路帶寬來實現(xiàn)。這些設置可通過可編程寄存器進行管理（見表52和表54），并通過外部環(huán)路濾波器的設計來實現(xiàn)。

成功的PLL操作和令人滿意的PLL環(huán)路性能在很大程度上取決于PLL設置的正確配置，以及外部環(huán)路濾波器的設計對PLL操作的適配性。外部環(huán)路濾波器的設計對PLL的操作至關(guān)重要。對PLL理論和設計有深入了解會有所幫助。

ADIsimCLK?（V1.2或更高版本）是一款免費程序，可幫助進行AD9516的設計，探索其功能特性，包括PLL環(huán)路濾波器的設計。

鑒頻鑒相器（PFD）

PFD接收來自R計數(shù)器和N計數(shù)器的輸入，并產(chǎn)生與兩者之間相位和頻率差成比例的輸出。PFD包括一個可編程延遲元件，用于控制反沖脈沖的寬度。此脈沖可確保PFD傳輸函數(shù)中無死區(qū)，并將相位噪聲和參考雜散降至最低。反沖脈沖寬度由寄存器0x017[1:0]設置。

需要注意的是，PFD允許的最大輸入頻率是有限制的。