概述
ADCLK846是一款針對低抖動和低功耗優化的1.2 GHz/250 MHz、LVDS/CMOS、扇出緩沖器。可配置范圍為6 LVDS至12 CMOS輸出，包括LVDS和CMOS輸出的組合。兩條控制線路用于確定固定模塊輸出是LVDS輸出還是CMOS輸出。

時鐘輸入接受各種單端和差分邏輯電平，包括LVPECL、LVDS、HSTL、CML和CMOS。

表8提供用于各類連接的接口選項。SLEEP引腳使能睡眼模式以關斷器件的電源。

這款器件采用24引腳LFCSP封裝，工作溫度范圍為?40℃至+85℃的標準工業溫度范圍。
數據表：*附件：ADCLK846 1.8 V、6 LVDS 12 CMOS輸出低功耗時鐘扇出緩沖器技術手冊.pdf
特性

• 可選LVDS/CMOS輸出
• 多達6 LVDS（1.2 GHz）或者12 CMOS（250 MHz）輸出
• 每通道功耗：<16 mW（工作頻率為100 MHz）
• 綜合抖動：54 fs（12 kHz至20 MHz）
• 附加寬帶抖動：100 fs
• 傳播延遲：2.0 ns（LVDS）
• 輸出上升/下降時間：135 ps（LVDS）
• 輸出至輸出偏斜：65 ps（LVDS）
• 睡眠模式
• 引腳可編程控制
• 1.8 V電源

框圖

引腳配置描述

典型性能特征

功能描述

ADCLK846的時鐘輸入會分配到所有輸出通道。每個通道組可通過引腳編程設置為LVDS或CMOS電平。這允許從LVDS和CMOS邏輯的組合中選擇6到12種輸出配置，以及使用這兩種邏輯的其他組合。

時鐘輸入

ADCLK846的差分輸入在內部進行自偏置。時鐘輸入有一個電阻分壓器，可設置共模電平為輸入的互補信號。應將信號偏置到比真值低30 mV，以避免在輸入信號停止時出現振蕩。等效輸入電路見圖20。

輸入可以是交流耦合或直流耦合。表8提供了輸入邏輯兼容性的參考。如果需要單端輸入，可以通過交流或直流耦合到差分輸入的一側來實現。將另一個輸入通過電容旁路到地。

請注意，抖動性能會隨著低輸入斜率而下降，如圖11所示。有關不同端接方案，請參見圖28至圖32。圖20. ADCLK846輸入級

交流耦合應用

當需要交流耦合時，ADCLK846提供兩種選擇。第一種選擇不需要外部組件（不包括隔直電容）；它允許用戶將參考信號耦合到時鐘輸入引腳（見圖31）。

第二種選擇允許使用**V_{REF}**引腳為ADCLK846設置直流偏置電平。V_{REF}引腳可以通過電阻連接到CLK和overline{CLK}。這種方法允許在ADCLK846處對信號進行較低阻抗的端接（見圖32）。

內部偏置電阻仍與外部偏置電阻并聯。相對較高的內部電阻使得外部到**V_{REF}**的端接起主導作用。當不希望稍微偏移輸入時，這也很有用。如前所述，提到的僅指內部偏置。

時鐘輸出

每個驅動器由一個差分LVDS輸出或兩個單端CMOS輸出組成（始終同相）。當LVDS驅動器啟用時，相應的CMOS驅動器處于三態。當CMOS驅動器啟用時，相應的LVDS驅動器斷電并處于三態。圖21和圖22展示了等效輸出級。

控制和功能引腳

CTRL_A邏輯選擇

CTRL_A為輸出1和輸出0選擇CMOS（高電平）或LVDS（低電平）邏輯。此引腳有一個內部200 kΩ下拉電阻。

CTRL_B邏輯選擇

CTRL_B為輸出5、輸出4、輸出3和輸出2選擇CMOS（高電平）或LVDS（低電平）邏輯。此引腳有一個內部200 kΩ下拉電阻。

睡眠模式

SLEEP使芯片除帶隙基準外的部分斷電。該輸入為高電平時，會使輸出進入高阻態。此引腳有一個200 kΩ下拉電阻。控制引腳在睡眠模式下仍可操作。

電源

ADCLK846的**V_{S}**需要1.8 V ± 5%的電源。最佳實踐建議在印刷電路板（PCB）上用足夠的電容（>10 μF）對電源進行旁路，并在盡可能靠近器件的位置用足夠的電容（0.1 μF）對所有電源引腳進行旁路。ADCLK846評估板（ADCLK846/PCBZ）的布局提供了一個良好的布局示例。

外露金屬焊盤

ADCLK846封裝上的外露金屬焊盤用于電氣連接，同時也增強散熱。為使器件正常工作，該焊盤必須正確連接到地（GND）。ADCLK846通過其外露焊盤散熱。PCB充當ADCLK846的散熱器。PCB連接必須為熱量從頂層向下傳導到接地層等更大散熱區域提供良好的熱路徑。這需要一個由過孔組成的柵格。圖23給出了一個示例。