CMOS技術已廣泛應用于邏輯和存儲芯片中，成為集成電路（IC）市場的主流選擇。

關于CMOS電路

以下是一個CMOS反相器電路的示例。

從圖中我們可以看到，該電路由兩個晶體管構成：一個是NMOS晶體管，另一個是PMOS晶體管。

當輸入信號為高電平（邏輯1）時，NMOS晶體管導通，而PMOS晶體管則關閉。此時，輸出電壓被拉到接地電壓Vss，因此輸出電壓Vout為低電平（邏輯0）。

相反，如果輸入信號為低電平（邏輯0），NMOS晶體管關閉，PMOS晶體管導通。這樣，輸出電壓被拉到高電壓Vdd，所以輸出電壓Vout為高電平（邏輯1）。

由于CMOS電路能夠反轉輸入信號，因此被稱為反相器。這種設計是邏輯電路中的基本構建塊之一。

在理想情況下，Vdd和Vss之間幾乎沒有電流流動，因此CMOS電路的功耗非常低。CMOS反相器的主要能耗來自于高頻開關轉換時的漏電流。與NMOS相比，CMOS的優勢還包括更高的抗干擾能力、更低的芯片溫度、更寬的使用溫度范圍以及更少的定時復雜性。

在20世紀90年代，BiCMOS IC（結合了CMOS和雙載流子技術的集成電路）得到了迅速發展。其中，CMOS電路負責邏輯部分，而雙載流子晶體管則提高了元器件的輸入/輸出速度。然而，由于BiCMOS已不再是主流產品，并且在應用電壓降至1V以下時失去實用性，因此該工藝在相關書籍中并未得到詳細討論。

CMOS工藝的發展

關于CMOS工藝的發展，我們可以追溯到20世紀80年代。

當時的CMOS工藝中，晶體管之間的隔離采用了硅局部氧化（LOCOS）技術，取代了整面全區覆蓋式氧化。

硼磷硅玻璃（BPSG）被用作金屬沉積前的電介質層（PMD）或中間隔離層（ILD0），以降低所需的再流動溫度。

隨著尺寸的不斷縮小，大多數圖形化刻蝕采用了等離子體刻蝕（干法刻蝕）技術，取代了濕法刻蝕。由于單層金屬線已無法滿足連接IC芯片上所有元器件的需求，因此必須使用第二金屬層。

在20世紀80年代至90年代期間，金屬線之間的介質沉積和平坦化成為一大技術挑戰，即金屬層間電介質層（IMD）的制備。在這一時期，最小的圖形尺寸從3μm縮小到了0.8μm。

CMOS的基本工藝步驟包括晶圓預處理、阱區形成、隔離區形成、晶體管制造、導線連接以及鈍化作用。

其中，晶圓預處理涉及外延硅沉積、晶圓清洗以及對準記號刻蝕等步驟；阱區形成為NMOS和PMOS晶體管定義了器件區；隔離技術則用于建立電氣隔離區以隔絕鄰近的晶體管；晶體管制造則涉及了柵極氧化層的生長、多晶硅沉積、光刻技術、多晶硅刻蝕、離子注入以及加熱處理等關鍵步驟；導線連接技術則結合了沉積、光刻和刻蝕技術來定義金屬線，以便連接硅表面上的數百萬個晶體管；最后，通過鈍化電介質的沉積、光刻和刻蝕技術將IC芯片密封起來，只保留鍵合墊區的開口以供測試和焊接使用。

進入20世紀90年代后，IC芯片的圖形尺寸持續縮小至0.18μm以下，同時IC制造業也采用了一系列新技術。

當圖形尺寸小于0.35μm時，淺溝槽隔離（STI）技術取代了硅局部氧化技術成為隔離區形成的主流方法。金屬硅化物被廣泛應用于柵極和局部連線的形成中，而鎢則被廣泛用作不同金屬層間的金屬連線（即栓塞）。越來越多的生產線開始使用化學機械研磨（CMP）技術來形成STI、鎢栓塞以及平坦化的層間電介質（ILD）。在這一時期，高密度等離子體刻蝕和化學氣相沉積（CVD）技術更加受歡迎，銅金屬化也開始在生產線上嶄露頭角。

下圖為一個具有四層銅金屬互連和一個Al/Cu合金焊盤層的CMOSIC橫截面。

21世紀半導體工藝德發展趨勢

進入21世紀后，半導體工藝的發展趨勢包括：

采用193nm浸入式光刻技術

雙重圖形技術來提高光學光刻的精度

使用鎳硅化物取代鈷硅化物作為自對準硅化物材料

采用低K層間介質

采用高K-金屬柵來提高器件的性能；

應用應變硅技術

FinFET等新型器件結構

隨著技術的不斷發展，CMOS集成電路技術已經進入了納米技術節點，從130nm縮小到了32nm。在這一過程中，193nm波長的光成為了主導的光學光刻波長，而浸入式光刻技術和雙重圖形技術的結合則進一步推動了IC制造商縮小圖形尺寸的能力。同時，高k和金屬柵極也開始取代傳統的二氧化硅和多晶硅作為柵介質和柵電極材料。此外，諸如應變硅襯底工程等廣泛應用的技術也通過提高載流子遷移率來提高器件的性能。

下圖顯示了一個具有選擇性外延SiGe和碳化硅的32nm CMOS截面圖，柵具有高k金屬，9層銅互連，而且無鉛焊球。