AMD Vitis Networking P4 工具 ( VNP4 ) 是一種高級設(shè)計環(huán)境，針對 FPGA 和自適應(yīng) SoC 的包處理數(shù)據(jù)平面，可實現(xiàn)簡化設(shè)計的效果。它能夠?qū)⒂?P4 編寫的設(shè)計轉(zhuǎn)換為設(shè)備就緒的 RTL 代碼，以實現(xiàn)最佳的硬件實現(xiàn)。使用 VNP4，您可以顯著減少開發(fā)基于設(shè)備的數(shù)據(jù)包處理系統(tǒng)所需的工程工作量，同時仍能實現(xiàn)每 LUT 或每 RAM 的高性能。本白皮書概述了使用 VNP4 進行設(shè)計的優(yōu)點。

VNP4 的優(yōu)勢大致可分為兩類：減少工程工作量和取得高質(zhì)量、高性能結(jié)果。

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生產(chǎn)力：解決方案可以減少開發(fā)工作量。

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加快原型開發(fā)與上市周期：加快設(shè)計周期有助于您的產(chǎn)品更早上市。實現(xiàn)多個設(shè)計選項的迭代更為簡便、快速。

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特性：廣泛的特性有助于您實現(xiàn)產(chǎn)品差異化，包括 User Metadata 和 User Externs 中的選項。

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遷移：設(shè)計意圖可以從一個 FPGA 或 SoC 遷移到另一個。

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擴展：由 VNP4 生成的數(shù)據(jù)包處理塊可以并行或串行部署，以支持諸如多級解析和多數(shù)據(jù)流水線系統(tǒng)等功能。

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領(lǐng)域特異性：這種高級抽象解決方案具有領(lǐng)域特異性，使您能夠在不犧牲性能情況下充分發(fā)揮抽象的優(yōu)勢。

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面向數(shù)據(jù)包處理的 FPGA 專業(yè)知識：此解決方案以及硬件實現(xiàn)的質(zhì)量印證了著我們在高吞吐量數(shù)據(jù)包處理領(lǐng)域深耕高速 FPGA 設(shè)計與存儲器子系統(tǒng)多年的經(jīng)驗。

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性能：此系統(tǒng)已經(jīng)進行全新設(shè)計，以確保高吞吐量、低時延和最低資源占用。

編程協(xié)議不受數(shù)據(jù)包處理影響

P4 是一種行業(yè)標準的、領(lǐng)域特定的編程語言，用于需求捕獲且不依賴變成協(xié)議。VNP4 可以將 P4

設(shè)計意圖轉(zhuǎn)換為 AMD FPGA 或自適應(yīng) SoC 的設(shè)計解決方案，并支持程序員通過明確指定報頭與數(shù)據(jù)包處理要求創(chuàng)建新的數(shù)據(jù)平面。為了實現(xiàn) P4 的設(shè)計，編譯器將預(yù)期功能映射到 VNP4 RTL 引擎與軟件驅(qū)動程序的定制數(shù)據(jù)平面架構(gòu)上。該映射選擇適當(dāng)?shù)囊骖愋停⒏鶕?jù) P4 指定的處理對其進行定制。用于實現(xiàn)此目標的專用引擎包括解析引擎、匹配操作引擎和反向解析引擎，均根據(jù)應(yīng)用特定的需求生成。

生成的 RTL 集成到 AMD Vivado 設(shè)計套件的封裝 IP 中，可以立即與其它標準 IP（如媒體訪問控制器）結(jié)合使用，以創(chuàng)建完整的設(shè)備設(shè)計。然后對設(shè)計進行綜合，并為目標設(shè)備生成 bit 文件。即使在生成綜合設(shè)計數(shù)據(jù)之前，也可以獲得關(guān)鍵的設(shè)計指標，如所需的時延和存儲器資源。

現(xiàn)有 AMD 解決方案基于數(shù)百個客戶反饋意見以及從早期迭代收集的信息優(yōu)化而成。最新一代工具的三大特點包括：

原生支持 P416 語言

算法內(nèi)容可尋址存儲器技術(shù)

致力于實現(xiàn)高效資源利用和可靠時序收斂