據(jù)麥姆斯咨詢報(bào)道，法國(guó)研究機(jī)構(gòu)CEA-Leti開發(fā)出了一種結(jié)合混合鍵合和高密度硅通孔（TSV）的新工藝，可用于在CMOS圖像傳感器（CIS）中嵌入人工智能（AI）。

將人工智能整合到新一代CMOS圖像傳感器中，可以利用所有成像數(shù)據(jù)感知場(chǎng)景、了解環(huán)境狀況并進(jìn)行干預(yù)。

CEA-Leti開發(fā)了一種三層測(cè)試版芯片，具有兩個(gè)嵌入式銅-銅混合鍵合界面（F2F和F2B），其中一片晶圓包含高密度TSV。

CEA-Leti在美國(guó)丹佛舉行的ECTC 2024會(huì)議上展示了該技術(shù)的一些細(xì)節(jié)，該成果基于之前三片300毫米硅晶圓堆疊的研究基礎(chǔ)。

由于智能手機(jī)、數(shù)碼相機(jī)、汽車和醫(yī)療器械等具有高性能成像能力，因此對(duì)智能CMOS圖像傳感器的需求正在迅速成長(zhǎng)。這種通過(guò)嵌入式人工智能提高成像質(zhì)量和功能的需求，為終端設(shè)備制造商在不增加器件尺寸的情況下提高圖像傳感器性能提出了挑戰(zhàn)。

CEA-Leti研究員Renan Bouis說(shuō)：“通過(guò)堆疊多個(gè)芯片來(lái)構(gòu)建三維架構(gòu)（如三層堆疊式圖像傳感器），引領(lǐng)了圖像傳感器設(shè)計(jì)范式的轉(zhuǎn)變。”

他說(shuō)：“不同層級(jí)之間的電氣連通需要先進(jìn)的互連技術(shù)，而混合鍵合技術(shù)憑借其微米甚至亞微米級(jí)非常精細(xì)的間距，可以滿足這一要求。”

高密度硅通孔具有相近的密度，能夠通過(guò)中間層進(jìn)行信號(hào)傳輸。這兩種技術(shù)都有助于減少布線長(zhǎng)度，而這正是提高三維堆疊架構(gòu)性能的關(guān)鍵。

CEA-Leti項(xiàng)目經(jīng)理兼IRT Nanoelec智能圖像傳感器項(xiàng)目主任Eric Ollier說(shuō)：“該研究成果介紹了制造三維多層智能圖像傳感器所必須的關(guān)鍵技術(shù)，進(jìn)而滿足需要嵌入式人工智能的新應(yīng)用。”CEA-Leti研究所是IRT Nanoelec的主要合作伙伴。

研究員Stéphane Nicolas說(shuō)：“在CMOS圖像傳感器中結(jié)合混合鍵合和高密度硅通孔，有利于圖像傳感器陣列、信號(hào)處理電路和存儲(chǔ)元件等各種元件的集成，實(shí)現(xiàn)無(wú)與倫比的精度和緊湊性。”

CEA-Leti制造的測(cè)試版芯片代表了一項(xiàng)重要里程碑，因?yàn)樗茸C明了每個(gè)技術(shù)模塊的可行性，也證明了集成工藝流程的可行性。他說(shuō)：“該成果為展示功能齊全的三層堆疊式智能CMOS圖像傳感器奠定了基礎(chǔ)，其邊緣人工智能技術(shù)能夠解決高性能語(yǔ)義分割和物體檢測(cè)應(yīng)用。”

去年，CEA-Leti的科學(xué)家們報(bào)道了一款雙層堆疊式測(cè)試版芯片，結(jié)合了高10微米、直徑1微米的高密度硅通孔和高度可控的混合接合技術(shù)，兩者均以F2B配置組裝。最近的這項(xiàng)研究成果又將高密度硅通孔縮短到6微米高，進(jìn)而開發(fā)出一種不僅具有低分散電氣性能，還能簡(jiǎn)化制造過(guò)程的雙層堆疊式測(cè)試版芯片。

研究員Stéphan Borel說(shuō)：“與1微米 x 10微米高密度硅通孔相比，我們的1微米 x 6微米高密度硅通孔具有更好的電阻和隔離性能，這要?dú)w功于優(yōu)化的減薄工藝，它使我們能夠以良好的均勻性降低襯底厚度。”

“高度降低使電阻減少了40%，與長(zhǎng)度的減少成正比。”他補(bǔ)充說(shuō)，“同時(shí)降低的深寬比增加了隔離襯墊的臺(tái)階覆蓋，從而提供了更好的耐壓性。”

“憑借這些成果，CEA-Leti占據(jù)了這一新領(lǐng)域的全球領(lǐng)先地位，正致力于為下一代智能CMOS圖像傳感器做好準(zhǔn)備。”O(jiān)llier說(shuō)，“邊緣人工智能將提高CMOS圖像傳感器的性能，實(shí)現(xiàn)許多新的應(yīng)用。這些新型三維多層智能圖像傳感器在傳感器端實(shí)現(xiàn)了邊緣人工智能，正成為成像領(lǐng)域的真正突破。”