隨著電子技術(shù)的發(fā)展，應(yīng)用系統(tǒng)向小型化，快速化，大容量，重量輕的方向發(fā)展，電子設(shè)計(jì)自動化(ElectronicsDcsignAutomation)技術(shù)應(yīng)運(yùn)而生，他是電子產(chǎn)品及系統(tǒng)開發(fā)領(lǐng)域中一場革命性變革，也是高科技化發(fā)展的必然產(chǎn)物。主要應(yīng)用于數(shù)字電路的設(shè)計(jì)，目前他在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。系統(tǒng)為電子產(chǎn)品的開發(fā)，電子系統(tǒng)的設(shè)計(jì)，電子系統(tǒng)工程提供了高度集成的軟件環(huán)境，具有完整而自動的實(shí)現(xiàn)流程，直觀的沒計(jì)環(huán)境，龐大的模擬庫，簡單而優(yōu)良的仿真功能等優(yōu)勢。

1引言

搶答器在各種知識、智力競賽中有很大的用處，他能準(zhǔn)確、公正、直觀地判斷出第一搶答者，并通過搶答器的指示燈顯示和警示蜂鳴等手段指示出第一搶答者。如今在很多的綜藝節(jié)目中，更多的采用大屏幕顯示搶答者，渲染出更加激烈的比賽氣氛，而且配合演播廳的整體效果，就要求搶答器也能提供多種接口，并拋棄傳統(tǒng)的長長的蜘蛛網(wǎng)似的開關(guān)引線。本文所介紹的是一種基于EDA技術(shù)的實(shí)用器系統(tǒng)的設(shè)計(jì)方案，他采用超大規(guī)模邏輯器件CPLD來處理搶答器的邏輯，通過上位微機(jī)來完成聲音和動畫等效果。該方案的優(yōu)點(diǎn)在于:反應(yīng)快、安裝簡單、覆蓋范圍廣、可擴(kuò)展性強(qiáng)、使用效果更美觀等。

2系統(tǒng)構(gòu)成

基于CPLD和無線編解碼發(fā)射接收技術(shù)的器系統(tǒng)的原理框圖如圖1所示，由8路終端、主控制器以及上位微機(jī)系統(tǒng)組成。

2.1無線搶答終端

在本設(shè)計(jì)中，無線搶答終端主要包括編碼模塊、無線發(fā)射模塊和功率放大模塊，其內(nèi)部結(jié)構(gòu)框圖如圖2所示。

其中編碼模塊采用的是專用紅外遙控編碼芯片PT2262-IR，在主控制器端的無線解碼模塊采用的與其配對使用的解碼芯片PT2272，他們都是***普城公司生產(chǎn)的一種CMOS工藝制造的低功耗低價(jià)位通用編解碼電路，最多可有12位三態(tài)地址端管腳，任意組合可提供531441地址碼。PT2262最多可有6位(DO~D5)數(shù)據(jù)端管腳，設(shè)定的地址碼和數(shù)據(jù)碼從17腳串行輸出，非常適合用于無線遙控發(fā)射電路，其有效發(fā)射接收距離為80m，發(fā)射電路電源范圍為2-12V，接收電路電源范圍為4.8~5.0V，發(fā)射電路有效發(fā)射反應(yīng)時(shí)間≤0.2ms.

無線發(fā)射接受模塊采用通用系列產(chǎn)品9912，在主控制器端的無線接收模塊采用的是9921，這樣不僅可以加快制作過程，而且還可以增加電路的穩(wěn)定與可靠性。

2.2CPLD主控芯片

系統(tǒng)核心控制芯片采用的是Altera公司MAX7000S系列新一代CPLD器件EPM7128SLC84-15。該芯片采用CMOSE2PROM工藝，傳輸延遲僅為5ns;內(nèi)部具有豐富的資源-128個(gè)觸發(fā)器、2500個(gè)用戶可編程門;而且具有68個(gè)用戶可編程的I/O接口，為系統(tǒng)定義輸人、輸出和雙向口提供了極大的方便;為了比較適合混合電壓系統(tǒng)，通過配置，輸人引腳可以兼容3.3V/5V邏輯電平，輸出可以配置為3.3V/5V邏輯電平輸出。EPM7128同時(shí)還提供了JTAG接口，可進(jìn)行ISP編程，極大地方便了用戶。

新的CPLD芯片技術(shù)除了大大減少集成芯片的數(shù)目，便于對系統(tǒng)進(jìn)行擴(kuò)展，還可以縮短開發(fā)周期。降低開發(fā)成本，同時(shí)提高了技術(shù)保密性。與FPGA技術(shù)相比，CPLD有掉電不易失的優(yōu)點(diǎn)，使用更加方便。

2.3人機(jī)接口電路

本系統(tǒng)中，主控制器與上位微機(jī)的通信采用RS232串行異步通信方式。由于CPLD主控芯片的輸出電平與RS232的電平不匹配，所以主控制器與上位微機(jī)的人機(jī)接口電路，主要選用采用Max232芯片的進(jìn)行電平轉(zhuǎn)換。Max232是MAXIM公司生產(chǎn)的，包含兩路驅(qū)動器和接收器的RS232轉(zhuǎn)換芯片。芯片內(nèi)部有一個(gè)電壓轉(zhuǎn)換器，可以把輸入的+5V電壓轉(zhuǎn)換為RS232接口所需的±10V電壓。

3軟件設(shè)計(jì)

本設(shè)計(jì)中的軟件由CPLD控制程序和土位機(jī)PC端的動態(tài)效果演示程序2部分組成。CPLD控制程序?qū)崿F(xiàn)與無線接收解碼模塊的連接及完成與外圍模塊之間的數(shù)據(jù)轉(zhuǎn)換和通訊。上位機(jī)PC端的動態(tài)效果演示程序重點(diǎn)是完成基于VB的交互界面的設(shè)計(jì)。

3.1基于CPLD的核心控制程序

CPLD控制程序是本系統(tǒng)軟件設(shè)計(jì)的核心，他采用的是在美國Altera公司的Max+PlusII10.0平臺上用VHDI高級語言輸人設(shè)計(jì)方法。他有專用的工具來實(shí)現(xiàn)將語言描述過的電路功能轉(zhuǎn)換為實(shí)際的電路，具有很好的通用性和靈活性。他的主要功能:接收并保存無線接收解碼模塊傳送的搶答成功的終端的編碼并封鎖接收模塊，直至控制端復(fù)位;同時(shí)蜂鳴器奏響并在LED顯示搶答成功的終端編號;并完成CPLD與串行接口芯片的數(shù)據(jù)交換.

該控制程序主要包括4個(gè)功能子模塊:分頻模塊、搶答終端編碼接收模塊、串行發(fā)送模塊、串行接收模塊。在Max-f-PlusII10.0中設(shè)計(jì)輸人各個(gè)模塊的VHDL的程序后，生成庫器件并合成系統(tǒng)原理圖如圖3所示。以下簡要介紹搶答終端編碼接收模塊和串行發(fā)送模塊的程序設(shè)計(jì)。

圖4為生成的該模塊原理圖，其VHDL源程序如下:

3.1.2串行發(fā)送模塊

如圖4所示，該模塊將搶答終端編碼接收模塊輸出的搶答終端的編碼按照串行異步通訊規(guī)則發(fā)送給人機(jī)接口電路。在串口通訊中，我們約定的幀格式為1位開始位+8位數(shù)據(jù)位+1位停止位，沒有校驗(yàn)位，通訊波特率為9600。根據(jù)約定，該模塊輸出數(shù)據(jù)為10位，在發(fā)送完10位后，就停止發(fā)送，并使發(fā)送端電平處于邏輯1，然后等候下次的發(fā)送。其VHDL源程序如下:

3.2上位機(jī)PC端的演示程序

本軟件是在VB6.0環(huán)境下開發(fā)的，并利用其數(shù)據(jù)管理功能，建立比賽題庫并提供管理界面。其與主控制器之間的串行口通信設(shè)計(jì)部分充分利用了Mscomm串行口通信控件。由于該控件提供通過串口發(fā)送和接收數(shù)據(jù)的串行通信能力，包括了全部WindowsAPI中關(guān)于串行通信的16個(gè)函數(shù)所完成的功能，而且開拓了更多使用戶設(shè)計(jì)方便的對象屬性來滿足不同用戶不同業(yè)務(wù)的需求，因此給編程帶來極大的方便。

本軟件在PC環(huán)境下運(yùn)行，包括以下幾個(gè)功能:根據(jù)設(shè)定自動抽出比賽題目、控制主控制器的工作、聲光效果顯示搶答終端編號并倒數(shù)計(jì)時(shí)、現(xiàn)場效果渲染等。詳細(xì)程序在此不再贅述。

4結(jié)語

經(jīng)過反復(fù)試驗(yàn)，該系統(tǒng)運(yùn)行穩(wěn)定，操作方便，達(dá)到了預(yù)期的設(shè)計(jì)效果，具有可操作性強(qiáng)、現(xiàn)場效果好的特點(diǎn)，已經(jīng)在知識竟賽等相關(guān)活動中實(shí)際使用。