從用于人工智能工作負(fù)載的大型單片SoC到復(fù)雜的Multi-Die系統(tǒng)，當(dāng)今的芯片設(shè)計(jì)對(duì)軟件和硬件驗(yàn)證提出了更大的挑戰(zhàn)。門的數(shù)量擴(kuò)展到數(shù)十億級(jí)別，若開發(fā)者要想找出軟件和芯片缺陷與故障的根本原因，所需的容量也急劇增加。由于產(chǎn)品上市時(shí)間壓力始終存在，速度和容量成為對(duì)驗(yàn)證系統(tǒng)的兩大關(guān)鍵要求。

為了滿足對(duì)更大容量和更快速度的需求，新思科技整合硬件加速和原型驗(yàn)證系統(tǒng)，推出了新版本的ZeBu EP系列產(chǎn)品。新思科技ZeBu EP硬件仿真平臺(tái)為人工智能工作負(fù)載提供超快的硬件加速平臺(tái)，是軟件/硬件驗(yàn)證和功耗/性能分析的理想之選。HAPS-100 A12系統(tǒng)提供大規(guī)模設(shè)計(jì)原型驗(yàn)證功能，由此進(jìn)一步擴(kuò)展了廣泛的硬件輔助驗(yàn)證（HAV）產(chǎn)品組合，幫助開發(fā)者降低設(shè)計(jì)風(fēng)險(xiǎn)，并確保復(fù)雜設(shè)計(jì)能夠按預(yù)期運(yùn)行。

在本文中，我們將進(jìn)一步討論ZeBu EP和HAPS-100 A12 FPGA的關(guān)鍵用例，并介紹這些產(chǎn)品將如何幫助開發(fā)者成功設(shè)計(jì)兼具出色靈活性、可擴(kuò)展性和高效率的芯片。

ZeBu EP系列的關(guān)鍵用例

隨著電子產(chǎn)品日益智能化，軟件在底層設(shè)計(jì)中發(fā)揮著越來越重要的作用。對(duì)于軟件定義的系統(tǒng)而言，硬件和軟件務(wù)必要以整體方式協(xié)同設(shè)計(jì)，此時(shí)開發(fā)者通常從需要支持的軟件工作負(fù)載著手，然后構(gòu)建芯片來滿足軟件和系統(tǒng)方面的需求。

新思科技新發(fā)布的ZeBu EP系列平臺(tái)支持所有驗(yàn)證用例，比如關(guān)鍵的軟件/硬件驗(yàn)證，同時(shí)也提供了更快的運(yùn)行速度。以人工智能SoC為例：此類架構(gòu)具備專用編譯器，開發(fā)者必須確保軟件堆棧能正常工作。一旦硬件做出調(diào)整，用于將人工智能模型映射到硬件的編譯器也必須隨之改變。此外，必須驗(yàn)證關(guān)鍵接口能否在外部環(huán)境正常工作。此時(shí)，便可采用基于硬件加速器的軟件/硬件驗(yàn)證。硬件加速器通過模擬硬件的行為，提供了逼真的測試環(huán)境，以便在不使用物理器件的前提下評(píng)估軟件將如何與硬件交互。通過盡早測試軟件代碼，開發(fā)者可以提前開始檢測和解決代碼中的錯(cuò)誤。添加速度適配器后，硬件加速器能夠以近實(shí)時(shí)的速度運(yùn)行，從而更深入地了解系統(tǒng)在最終目標(biāo)系統(tǒng)環(huán)境中的實(shí)際行為。

ZeBu EP系列硬件加速器能夠大顯身手的另一個(gè)關(guān)鍵用例是功耗/性能分析。回到人工智能SoC的例子，通過硬件加速對(duì)芯片的專用編譯器進(jìn)行優(yōu)化后，開發(fā)者便可以改進(jìn)器件的功耗與性能。由于硬件加速支持在接近真實(shí)的工作條件下對(duì)系統(tǒng)進(jìn)行測試，開發(fā)者可以了解不同的工作負(fù)載和使用場景對(duì)功耗與性能的影響，并相應(yīng)地優(yōu)化設(shè)計(jì)。與上一個(gè)用例一樣，開發(fā)者也可以提前開始檢測和解決存在的問題。

HAPS-100 A12 FPGA的關(guān)鍵用例

HAPS-100 A12 FPGA原型驗(yàn)證平臺(tái)是HAPS系列中容量和密度超高的一款系統(tǒng)，兼具固定互連和靈活互連特性，且采用了機(jī)架友好型設(shè)計(jì)。在對(duì)Multi-Die系統(tǒng)和大型SoC等需要許多FPGA的大型設(shè)計(jì)進(jìn)行原型驗(yàn)證時(shí)，這款快速執(zhí)行平臺(tái)尤其有用。與上一代產(chǎn)品HAPS-100 4 FPGA平臺(tái)一樣，HAPS-100 A12 FPGA平臺(tái)也能夠達(dá)到很高的調(diào)試效率，并支持分布式驗(yàn)證團(tuán)隊(duì)的多設(shè)計(jì)、多用戶部署。

對(duì)于大型設(shè)計(jì)而言，構(gòu)建大型原型系統(tǒng)的成本高昂，而且隨著模型不斷變大，模型構(gòu)建時(shí)間逐漸難以預(yù)測，并且需要大量的算力資源。模塊化HAV流程可提供更高效、更實(shí)際的替代方案。通過在HAPS-100 A12 FPGA平臺(tái)上使用模塊化HAV流程，驗(yàn)證開發(fā)者可以先為單個(gè)裸片構(gòu)建和優(yōu)化原型模型，然后配置該模型以用于單裸片或多裸片硬件，而無需執(zhí)行多個(gè)項(xiàng)目。

通過在高性能HAPS原型驗(yàn)證平臺(tái)上根據(jù)實(shí)際接口和場景驗(yàn)證我們的Multi-Die設(shè)計(jì)，我們能夠盡早優(yōu)化設(shè)計(jì)，縮短構(gòu)建時(shí)長，并提高結(jié)果的可預(yù)測性。擁有適用于不同原型模型的通用硬件平臺(tái)意味著，我們可以實(shí)時(shí)切換大模型和小模型之間使用的硬件，同時(shí)減少所需的算力和存儲(chǔ)資源，并且能夠根據(jù)我們的需求輕松快速地進(jìn)行擴(kuò)展。

Lam Ngo

微軟首席工程師

人工智能芯片設(shè)計(jì)驗(yàn)證的捷徑

如今，智能技術(shù)無處不在，芯片設(shè)計(jì)愈加復(fù)雜，開發(fā)者也發(fā)現(xiàn)了一些巧妙的辦法來滿足帶寬和性能需求，進(jìn)一步發(fā)揮摩爾定律的價(jià)值。在這樣的背景下，無論是設(shè)計(jì)大型人工智能SoC還是Multi-Die系統(tǒng)，ZeBu EP和HAPS-100 A12 FPGA平臺(tái)等HAV解決方案都能提供所需的速度、容量與靈活性能。有了這樣的選擇，開發(fā)團(tuán)隊(duì)就可以擺脫硬件的限制，僅根據(jù)項(xiàng)目需求來決定管理驗(yàn)證資源的方式。