借助Cadence和Intel代工廠的聯手，我們成功開發并驗證了一套高度整合的先進封裝工藝。押寶于嵌入式多晶粒互連橋接（EMIB）技術，以解決日益復雜的異構集成多芯粒結構。此舉意味著Intel客戶可以高效利用先進封裝技術，助推高性能計算（HPC）、人工智能和移動設備計算等領域的設計空間革新發展。

Cadence Allegro? X APD（用以實現元件布局、信號/電源/接地布線、設計同步電氣分析、DFM/DFA及最后制造輸出）、Integrity? 3D-IC Platform 及其對應的Integrity System Planner（負責系統級設計聚合、規劃和優化）、Sigrity? 與Clarity?求解器（處理3D電磁提取、雙參數生成、早期和簽核信號完整性、直流/交流電源分析以及封裝模型提取）、Celsius?求解器（用于初始期和定案期的熱簽核/應力分析）、Virtuoso? Studio（聚焦于EMIB橋接的信號/電源/接地布線問題）以及Pegasus? Verification System（主要用于DRC和SystemLVS的檢驗）等組件共同構成這套先進封裝流程。

“面對工程師們對多芯粒架構和先進封裝的關注度不斷提升，至關重要的是提供適當的設計工具和方法”，Cadence定制IC和PCB事業部研發副總裁Michael Jackson強調道，“Cadence和Intel的合作通過提供經EMIB認證的參考流程，引領了一條通往異構集成解決方案的康莊大道。這套精心設計的流程將幫助雙方客戶輕松應對現代電子設計的挑戰，穩立科技市場前線。”

“對于得到無縫設計流程，盡早進行熱、信號完整性和電源建模至為關鍵，”Intel代工廠副總裁Rahul Goyal評論道，“在項目初始階段就納入這些考量會讓工程師能同時進行設計與驗證工作，從而避免可能出現的后繼工程拖延。此外，這種前置處理還有助于確認設計的可行性，保證工程永遠遵循預定的規范。”

這次戰略合作的目標在于全面助力客戶，借助Intel技術降低其設計抗險能力。