大模型時代已經到來，AI大模型技術快速成熟，進入萬億參數時代，對于AI算力性能要求越來越高，表現為計算系統的節點內卡間互聯與節點間的網絡互聯，高速互聯的底層是PCIe，對于PCIe的技術迭代和落地迫切。

一、PCIe 5.0 /6.0技術升級

1）信號速率方面

從PCIe 3.0、4.0、5.0 到 6.0，數據速率翻倍遞增，6.0支持64GT/s，16路雙向傳輸帶寬可達256GB/s。

圖1：PCIe技術變化2）調制格式方面

PCIe 3.0-5.0 都采用NRZ調制格式，在PCIe 6.0時首次采用高階調制格式PAM4，在信號幅度相同的情況下信噪比天然會下降約9.5dB，因此對噪聲更加敏感（比如電源噪聲、串擾、反射等），為降低該影響，采用了格雷碼映射（MSB,LSB），如下展示了格雷碼映射的PAM4眼圖，在噪聲影響下，低比特LSB更易引起反轉導致出錯，若噪聲幅度較高，也會引起2bit反轉，但概率較低。

圖2：PAM4 眼圖

3）收發架構方面

為支持PAM4調制格式，通常采用DAC產生信號，ADC接收信號，發送側為克服傳輸鏈路影響，通常會用多抽頭的FIR實現，PCIe 6.0采用4抽頭的FIR，接收側為補償高頻損耗和多比特碼間干擾會用到CTLE+DFE，當前架構會利用DSP技術根據ADC模數轉換的數據點實現數字域處理，該技術也可以有效克服PVT的變化對信號帶來的影響。

4）編碼與數據流方面PCIe 3.0-5.0 均采用128b/130b編碼方式，相比PCIe 1.0-2.0 降低了開銷提高了編碼效率，默認支持Non-Flit流模式，PCIe 6.0采用1b/1b編碼并且必須支持Flip流模式。Non-Flit模式支持可變大小TLP、4字節CRC用于TLP、2字節CRC用于DLLP。而Flit模式則支持256字節固定長度包括235字節TLP、6字節DLP、8字節CRC 和6字節FEC，沒有Sync Header/Framing Token，TLP 和DLLP 沒有獨立的CRC，通過這些開銷的優化相對提高了帶寬利用率。

圖3：PCIe速率、Flit、編碼等特點

5）互連通道及連接器方面

PCIe 5.0~6.0 相比PCIe 1.0~4.0 速率高，SI、PI 要求也有提高。電源方面，插卡最大功耗可提升至600W，將 在 6.0 CEM中更新；信號方面為保證信號完整性要求使用表貼連接器；互連通道方面，與PCIe 5.0類似，要求主板支持約12 inch，插卡支持約3-4 inch，可以想象下，如果PCIe 6.0仍舊采用NRZ調制格式，64GT/s速率奈奎斯特頻點在32GHz，那 么 通 道 IL將小于-60dB（參考下圖通道仿真結果），很難通過現有技術實現該信號的高頻補償，考慮實現成本和技術復雜度，采用高階調制PAM4是種不錯選擇，相比PCIe 5.0奈奎斯特頻率不變，當前可用板材下可傳輸相似距離。

圖4：不同信道插損仿真圖

6）誤碼率方面PCIe 3.0~5.0 均要滿足1E-12，PCIe 6.0 由于采用PAM4，對噪聲和反射更敏感，結合格雷碼映射特點（易發生單bit 錯 誤 ）， 接 收 側 會 關 注 first bit error，規范會用FBER衡量。由于鏈路接收機會用到DFE均衡，若有單bit出錯，它這會引起后續接連出錯。如果造成誤碼的源是共有的，比如電源噪聲，那么也會引起其他lane出錯，系統BER依賴于FBER和lane間的錯誤相關性。規范定義了FBER是1E-6，那么為什么是1E-6呢?能否放寬至1E-4, 滿足PCIe 5.0通常的傳輸距離或IL目標呢?答案是否定的。參考以太網標準放寬至1E-4,需要使用復雜RS-FEC 糾錯,延時將增加到約100ns量級,這對負載和存儲等對時延敏感的應用是一個很大的挑戰。一旦確定FEC技術將應用至整個PCIe 6.0的生命周期,傳輸通道優化還有其他更多手段,比如更新板材,更復雜信號調理等。為滿足FBER=1E-6目標,PCIe 6.0引入輕量級FEC和魯棒性強的CRC算法實現修正和錯誤檢測。相比100G/400G以太網標準中經常用到的RS（544,514）， 該 FEC實現相對簡單，在固定包長度Flit模式下，6字節的FEC“保護”242字節Payload和8字節CRC，2字節1組實現FEC Group通過交織方式抵抗突發錯誤。如果FEC解碼完成，但CRC仍檢測到錯誤，那么接收側會發送NAK啟動重傳，為提高效率，該模式下不會重傳NOP-only TLP 包。通過上述FEC、CRC適配FBER=1E-6 要求，同時保證出錯情況下重傳概率在5E-6、帶寬額外消耗約0.05%、FIT接近0。

圖5：展示PCIe 6.0的重要變化

二、PCIe 6.0 測試測量挑戰

1）PCIe 6.0 規范狀態

當前PCIe 6.0 Base spec v1.0 已經發布，CEM Spec 和Phy Test Spec 還在討論中。

2）Tx 信號完整性方面

相比PCIe 5.0，PCIe 6.0新增了SNDR、RLM、JnU、Jrms 和Preset 測試。

圖6 PCIe 6.0 Tx 測試參數變化

3）Rx接收誤碼率方面在16G、32G和64GT/s接收校準時RJ不再是主要調節目標EH/EW的參數，通過信道自身插損調節實現粗調，SJ/DMSI 實現細調，綜合實現目標EH/EW。Rx Reference Package的S參數模型是嵌在示波器中實現的，通過TP2端面信號測量和嵌入S參數的計算并結合參考的CTLE+DFE/CDR得到TP2P EH和EW。這里的EH和EW是目標PAM4眼圖的Top Eye 參 數（ 6mV EH / 0.1 UI EW @1e-6 BER）。目 前Sigtest 還未發布,校準時采用seasim 作為數據處理工具。

圖7：PCIe 6.0芯片Rx校準

64GT/s 接收測試時，無論是芯片還是 CEM，通常需要進行鏈路訓練進入loopback，才能完成誤碼率測試。能 否支持更高速率切換、能否支持對噪聲敏感的NRZ/PAM4格式切換都是挑戰，另外是否支持SSC和FEC解碼 挑戰更大。為消除環回channel對誤碼率影響，可以利用外置Redriver及內部自適應均衡配合實現。

圖8：PCIe 6.0芯片Rx測試

4）互連通道方面端到端鏈路包括封裝、PCB布線、連接器、過孔、耦合電容等，和PCIe 5.0相比有所變化，參考下圖，其一體現在端到端IL限制到了-32dB，其二體現在RC 的IL限制到了-7.9dB，EP的IL限制到-4.1dB，鏈路相關插損仍舊需要使用20GHz網分實現標定。

圖9：PCIe 5.0/6.0 端到端損耗比較

5）參考時鐘方面共時鐘架構下PCIe 6.0參考時鐘抖動在100fs(rms)，相比PCIe 5.0參考時鐘抖動limit下降了67%，這對測試測量帶來挑戰，要求儀器固有抖動不能太高。在信道仿真時考慮實際系統噪聲影響，抖動limit可放寬至0.15ps(rms)。

圖10：參考時鐘抖動要求

三、PCIe 6.0 測試方案

是德科技可以提芯片、板卡和產品的整體測試方案。包括仿真、調試和一致性測試等。

圖11：整體測試方案

1） 物理層方面

參考PCIe 6.0 Base spec v1.0，要求使用 33GHz 帶 寬（ Bessel濾波器）進行發送一致性測試， 等效最大平坦度 響應帶寬是50GHz，這里推薦UXR0504A示波器。UXR系列示波器集成了InP材料HB2C工藝實現的前置放 大 器（ 可達 110GHz）、 10 bit 高性能ADC和硬件加速功能的ASIC芯片，實現了4通帶全帶寬。通過工藝、芯 片和封裝技術使得UXR具備低本底噪聲、低固有抖動/通道間抖動和高耐壓。它無需外接衰減器就可以實現 PCIe 6.0 serdes 信號高保真度測試。

圖12：UXR示波器主要型號和參數

2）協議層方面

芯片回片或板卡回板后完成bring up，除物理電氣子層測試還外，還需驗證邏輯子層LTSSM鏈路狀態機以及數據 鏈 路 層 、事 務 層 等 業 務 是 否 正 常 及 合 規 性 ，那 么 還 需 要 借 助 協 議 分 析 儀 或 訓 練 器 。當 前 已 經 發 布 了 支 持 PCIe 5.0的P5551A和P5552A的訓練器和分析儀產品，支持不同link寬度，該產品集成interposer采集和數據處理功能于一體，無需一堆外部長線纜將信號傳給主機處理，保證了信號完整性。分析儀注重協議解析、鏈路監控及數據過濾等，訓練器重點在于模擬對端EP或RC完成數據通信、支持注錯和重播等，未來有計劃通過升級支持PCIe 6.0、CXL、NVMe等協議。

總之，是德科技可以提供基于ADS仿真、PLTS信號測量、物理層收發、插卡環路帶寬分析及協議分析等綜合解決方案。

圖13：PCIe 6.0 仿真、互連、物理層一致性和協議分析方案

文章來源：是德科技

審核編輯 黃宇