DFT PLL向量，ATE怎么用？

自動(dòng)測(cè)試設(shè)備（ATE）對(duì)PLL（鎖相環(huán)）進(jìn)行測(cè)試時(shí)，我們首先要明白PLL在系統(tǒng)級(jí)芯片（SoC）中的重要性。它是SoC中關(guān)鍵的時(shí)鐘或信號(hào)同步部件，其性能直接影響到芯片邏輯的正確運(yùn)行。在測(cè)試PLL
IP時(shí)，通常會(huì)有多個(gè)測(cè)試項(xiàng)目，如頻率測(cè)試、相位噪聲、鎖定時(shí)間、穩(wěn)定性、誤差和漂移等。

但在SoC的ATE測(cè)試中，CP階段通常只進(jìn)行PLL頻率和鎖定測(cè)試。

那么DFT如何產(chǎn)生PLL 測(cè)試pattern，以及ATE如何根據(jù)這些pattern進(jìn)行PLL測(cè)試？

DFT（Design For Test）是用于生成測(cè)試pattern以檢測(cè)芯片功能和性能的技術(shù)。在生成PLL（Phase-Locked Loop）測(cè)試pattern的過(guò)程中，DFT通過(guò)使用特定的算法和測(cè)試向量來(lái)生成測(cè)試pattern。這些測(cè)試pattern旨在模擬PLL在不同條件下的行為，以確保芯片的PLL功能正常。

ATE（Automated Test Equipment）是一種用于自動(dòng)測(cè)試芯片性能和功能的設(shè)備。在測(cè)試PLL時(shí)，ATE會(huì)使用由DFT生成的測(cè)試pattern來(lái)模擬芯片的輸入，并監(jiān)控芯片的輸出以檢查其功能是否正常。

這里的pattern指的是用于測(cè)試PLL的特定數(shù)據(jù)序列。這些數(shù)據(jù)序列在測(cè)試過(guò)程中被發(fā)送到芯片的輸入管腳，并在芯片的輸出管腳比較相應(yīng)的輸出數(shù)據(jù)序列。通過(guò)比較預(yù)期輸出和模擬輸出，ATE可以判斷PLL是否正常工作。

總之，DFT通過(guò)生成測(cè)試pattern來(lái)模擬PLL的行為，ATE使用這些測(cè)試pattern來(lái)測(cè)試芯片的功能，并比較預(yù)期輸出和模擬輸出以判斷芯片是否正常工作。

DFT 產(chǎn)生 PLL 向量

DFTer 每條PLL向量配置要求：（參考下圖）

?a） JTAG配置多個(gè)PLL為對(duì)應(yīng)的待測(cè)頻點(diǎn)。

?b） 配置Div系數(shù)為最大，盡可能降低輸出時(shí)鐘的頻率。

?c） LOCK信號(hào)在TDO串行移出觀測(cè)或者復(fù)用到IO上。

?d） 切換IO復(fù)用后，PLL div 信號(hào)將會(huì)輸出到對(duì)應(yīng)GPIO上。

PLL輸出頻率的要求：10M~50M之間。 WHY？

1.上限受限于GPIO，在高于50M時(shí)，GPIO的輸出特性隨頻率升高而減弱，最好低于50M。（機(jī)臺(tái)PS1600最高1.6G采樣頻率，不需要考慮奈奎斯特頻率的限制。）

1.下限需要考慮到不同測(cè)試方法的測(cè)試時(shí)間的影響，比如給一個(gè)32K的鐘，機(jī)臺(tái)需要構(gòu)造更長(zhǎng)的采樣向量。