近期，臺積電總裁魏哲家在一次法說會中透露了有關2納米芯片的最新進展，并提到了“晶背供電”技術，這個領域的神秘黑科技正逐漸引起人們的興趣。

在最近的臺積電法說會上，總裁魏哲家不僅提到了2納米制程的進展，還透露，3納米技術在高速計算和智能手機等應用領域引起了客戶的濃厚興趣，與2納米在同一時間段不相上下，甚至更為引人注目。

臺積電預計2納米制程將如期于2025年量產，并強調該技術將成為業界最領先的半導體技術。與此同時，適用于高性能計算（HPC）的2納米背面電軌（Backside Power Rail）解決方案計劃于2025年下半年推出，并在2026年實現量產。

臺積電的N2P制程技術將引入晶背供電網絡（BackSide Power Delivery Network; BSPDN），以降低電阻和改善信號，預計將提高性能達10%至12%，并減少邏輯面積10%至15%。

當前，半導體制造已經進入了一個棘手的問題，即如何在晶體管尺寸逼近單一納米尺度時制造出更小巧、性能更出眾、能夠迅速批量生產的下一代組件。

因此，芯片制造領域的競爭正變得愈加激烈，臺積電、英特爾、三星等半導體制造巨頭都在積極展示他們的3納米、2納米等先進工藝技術突破，包括GAA（閘極全環電晶體）、High-NA（高數值孔徑）、先進封裝等一系列創新技術，以延續摩爾定律。

與EUV光刻技術類似，晶背供電技術被視為繼續開發更精細工藝的關鍵技術，預計將成為半導體工廠新的競爭戰場。 晶背供電技術的出現帶來了一些全新的制程步驟。

改變新一代邏輯芯片的規則

晶背供電網絡將電源分配到晶圓背面，為標準單元提供直接電源。這樣不僅導線更寬，電阻更低，而且電子不需要穿越后續工藝步驟的元件堆疊。這有助于減輕電壓降的問題，顯著改善芯片性能。此外，分離邏輯IC的電源供應網絡和信號線有助于減緩后續工藝步驟中的線路擁堵問題。此外，晶背供電技術還有望通過設計技術協同優化（DTCO），實現更高效的導線設計，從而縮小邏輯標準單元的尺寸。最終，它有望推動3D系統單芯片的設計，如邏輯與內存的堆疊，使其更加高效。

此外，通過將電源分配到背面，下方的金屬層將形成更寬松的間距，這意味著可以減少EUV光刻的次數，從而降低成本。

如上所述，臺積電的晶背供電技術將在2納米芯片制程中發揮重要作用，不僅提高性能，還改變了芯片制造的規則，為半導體行業的發展帶來新的機遇和挑戰。

審核編輯：湯梓紅