Allegro和 Sigrity 軟件最新發(fā)布了一系列的產(chǎn)品更新（SPB17.4 QIR4 release）。我們將通過實(shí)例講解、視頻演示讓您深入了解 Allegro PCB Editor、Allegro System Capture、Allegro Package Designer Plus（本期內(nèi)容）、Sigrity Aurora、Sigrity SystemSI（本期內(nèi)容）、Sigrity SystemPI等產(chǎn)品的新功能及用法，助力提升設(shè)計(jì)質(zhì)量和設(shè)計(jì)效率。

Cadence Sigrity SystemSI 的模塊化設(shè)計(jì)允許用戶方便地搭建任意拓?fù)洌С肿钚碌?IBIS/Spice/ TouchStone/IBIS-AMI 模型。

Sigrity SystemSI 可以對(duì)高速串行通道進(jìn)行眼圖和誤碼率分析，對(duì)系統(tǒng)中的任意參數(shù)進(jìn)行掃描，得到最優(yōu)化配置，并且集成了 PCI-E、SATA 等工業(yè)標(biāo)準(zhǔn)，直接對(duì)仿真結(jié)果進(jìn)行判別。

Sigrity SystemSI 可以對(duì)整個(gè) DDR 系統(tǒng)進(jìn)行準(zhǔn)確的 SSN 分析，集成 JEDEC 標(biāo)準(zhǔn)，自動(dòng)為用戶量測(cè) SI 參數(shù)，并以此為基礎(chǔ)，進(jìn)行自動(dòng)化時(shí)序分析。

面對(duì) 10Gbps 以上的高速通道傳輸?shù)耐ㄓ?a target="_blank">信號(hào)，我們大多數(shù)會(huì)采用差分方式設(shè)計(jì)，這樣可以持續(xù)更快速地傳輸大比特量數(shù)據(jù)。

Sigrity SystemSI 的高速串行和并行模塊，可以適應(yīng)高速信號(hào)傳輸通道的標(biāo)準(zhǔn)分析流程，支持 AMI 算法建模接口，能夠更高效地創(chuàng)建發(fā)送端和接收端模型，同時(shí)內(nèi)部的參數(shù)定義方式將芯片設(shè)計(jì)和業(yè)界高速傳輸標(biāo)準(zhǔn)（DDR/HDMI/USB/PCI-E等）以流程化的方式提供給用戶，最終滿足用戶對(duì)系統(tǒng)總體 BER 的預(yù)測(cè)，并判斷抖動(dòng)、噪聲是否都在指定的容限內(nèi)，實(shí)現(xiàn)更簡(jiǎn)單易用的流程化操作。

Sigrity SystemSI

系統(tǒng)信號(hào)仿真亮點(diǎn)——

2#為GDDR6 接口增加基于 JEDEC 自動(dòng)化分析功能

Wbench_SPB17.4_QIR4 更新之后，Sigrity SystemSI 可以支持為 GDDR6 接口增加基于 JEDEC 協(xié)議的自動(dòng)化分析功能。接下來使用一個(gè) DDR 的例子來說明 GDDR6 分析流程及內(nèi)存塊支持多個(gè)模型等功能。

實(shí)例講解 · 圖文版

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之前版本中拓?fù)涞膬?nèi)存塊僅支持分配相同的 IBIS 模型文件，現(xiàn)在的版本中不同位號(hào)的內(nèi)存塊可以分配給不同的 IBIS 型號(hào)，相當(dāng)于不同的內(nèi)存可以使用不同公司/廠商的 IBIS 模型文件。

2

拓?fù)渲胁煌M的內(nèi)存塊可以分配不同的 IBIS 組件模型文件。

3

檢查內(nèi)存仿真模塊之間的電氣連接，檢查互連信號(hào)發(fā)送接收的數(shù)據(jù)完整度。

4

設(shè)置控制器模型參數(shù)、數(shù)據(jù)速率、信號(hào)周期以及發(fā)送和接收端的 IBIS 模型。

5

設(shè)置參數(shù)完成以后，執(zhí)行仿真可以看到仿真完成后的結(jié)果波形數(shù)據(jù)。

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調(diào)用新增加的 GDDR6 接口模板分析波形數(shù)據(jù)。

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支持生成 GDDR6 基于 JEDEC 自動(dòng)化分析功能的報(bào)告。

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支持生成 GDDR6 基于JEDEC 自動(dòng)化分析功能的報(bào)告。

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支持生成 GDDR6 基于JEDEC 自動(dòng)化分析功能的報(bào)告。