CML(Current Mode Logic)電流模式邏輯電路主要靠電流驅(qū)動，它的輸入與輸出的匹配集成在芯片內(nèi)部，基本不需要外部端接，從而使單板硬件設(shè)計更簡單、更簡潔。被廣泛應(yīng)用于網(wǎng)絡(luò)物理層的傳輸和高速Serdes器件。

速度更高，CML理論極限速度可達10Gbit/s;

功率更低，

外圍更簡單，幾乎不需要外圍器件

1、CML輸入輸出結(jié)構(gòu)

CML 接口的輸出電路形式是一個差分對，該差分對的集電極電阻為50Ω，恒流源典型值為16mA。

CML輸入與輸出接口拓撲

2、CML輸出波形

DC耦合時，CML 輸出負載為一50Ω上拉電阻，單端CML 輸出信號的擺幅為Vcc~Vcc-0.4V。

AC耦合時，CML 輸出負載經(jīng)過電容后經(jīng)過50Ω上拉電阻，單端CML 輸出信號的擺幅為Vcc-0.2~Vcc-0.6V。

3、CML耦合方式

如果接收器有內(nèi)置匹配（上拉50Ω電阻）與發(fā)送器采用不同的電源用交流耦合方式。

如果接收器有內(nèi)置匹配（上拉50Ω電阻）與發(fā)送器采用相同的電源用直流耦合方式。