LVDS

即Low-Voltage Differential Signaling。FPGA的selecteIO非常強大，支持各種IO接口標準，電壓電流都可以配置。其接口速率可以達到幾百M甚至上千M。使用lvds來接收高速ADC產生的數據會很方便。像ISERDES，IDDR，IDELAY，OSERDES，ODDR這種資源在FPGA的IOB中多得是（每個IO都對應有，最后具體介紹），根本不擔心使用。最近剛在項目中用到，提供一個思路，具體的器件使用參考FPGA手冊。

使用的AD芯片是ADI的AD9653，125M16bit高精度高速ADC，用到的采樣速率是80M。其SPI配置會單獨開一篇來講，SPI配置里面有個大坑，本來以為調好了的，后來又發現了問題，調了三天才定位到問題在哪，這就是硬件的魅力（坑爹）所在了吧。這里主要介紹FPGA的接收部分。

接收ADC數據的時序圖，

有幾點需要注意：

0 , 可以看出分成三種信號，數據采樣時鐘DCLK，幀同步信號FCLK，和輸入數據DATA

1，輸入數據采樣時鐘默認是已經對齊了輸入數據的中點，但幀時鐘是和數據字節邊緣對齊的。

2，使用Iserdes接收數據，Idelay調整時鐘延遲。

1，對數據采樣時鐘的處理如下

通過控制延時，使得CLK和經過IBUFDS的BitClk對齊，從而消除IBUFIO和BUFR還有net的延時。這樣所有的輸入信號都只經過了一個IBUFDS，延時相等。對Idelay的控制，可以手動調節，也可以用自動算法。（參考xapp524）

1.1手動調節對齊

首先來看看手動調節算法，用vivado的vio可以很方便的輸入輸出，可手動在線修改觀察現象，對后面的自動訓練算法也有一定的啟發作用。 默認R_delay_cnt=0時，可以看到輸入的正弦波形很亂

慢慢的增加R_delay_cnt，當R_delay_cnt=12時，開始出現穩定的正弦波，實驗發現R_delay_cnt=14，15，16時恰好采到時鐘的邊緣，也就是跟輸入的原始時鐘對齊了，可以看到采到邊緣是allign_word一直在跳變，有的是0，有的是1。一直到R_delay_cnt=18，正弦波都很穩定。有效窗口可以準確計算出來，200M的Idelay參考時鐘，78ps/tap。7tap*78ps=546ps。說明數據的有效窗口很小，畢竟是320M的DDR，半個周期都才1.56ns.

最后取R_delay_cnt=15，可以在代碼里面寫死。

1.2自動訓練算法

既然有了手動調節的算法，為什么還要用自動訓練對齊的算法呢？在高低溫測試的時候，器件的延遲會受溫度的影響發生變化，特別是在時鐘頻率很高，數據有效窗口很小的時候，這時候就需要能夠動態的改變R_delay_cnt的值去自適應delay的變化，增加了魯棒性。

有了上面的手動調節算法，自動訓練的思路也很簡單了。上電復位后R_delay_cnt一直自加，記下最后一個全0和第一個全1的值，取中點。這里只考慮了一種情況，還可能是從全1到全0的情況。代碼如下

2，對幀同步信號和數據的處理

用上面產生的數據采樣時鐘同時去采樣FCLK和DATA，使用Iserdes可以1:8進行串并轉換。但是我們不知道字節的邊界在哪里，所以要使用一個bit_slip對串轉并的結果進行移位，移位的同時檢測FCLK轉換的輸出，當輸出是8’b11110000的時候就停止移位。

當數據率不是很高的IDDR數據，使用DDR替代Iserdes接收。IDDR和Iserdes使用的資源相同（待驗證）

HR Bank真實的器件如下，一對IOB，可單獨使用，可差分使用。后面的資源從上到下依次是ISERDES（ILOGIC）,IDELAY,OLOGIC(OSERDES),ILOGIC,IDELAY,OLOGIC。(ILOGIC可作為IDDR，OLOGIC可作為ODDR)。左上角的是一個clock region(如X0Y2)的中間分布的四個BUFIO和BUGR（局部時鐘驅動，局部時鐘分頻，二者延時相等）。后面是一個IDELAYCTRL。

下面分別詳細介紹： IDEALY, 經過IDELAY必須要經過ISERDES,可直通。 ISERDES, ISERDES和ILOGIC使用相同的資源，可互換 ILOGIC,

OSERDES,和OLOGIC使用相同的資源，可互換

功能描述

? Edge triggered D type flip-flop(FF)

? DDR mode (SAME_EDGE or OPPOSITE_EDGE)

? Level sensitive latch（Latch）

? Asynchronous/combinatorial（直通）

審核編輯 ：李倩