2022年，集成電路半導(dǎo)體行業(yè)最熱的頭條是“EDA被全面封鎖”。如何突破EDA封鎖，成為行業(yè)發(fā)展的關(guān)鍵詞，也是群體焦慮。在全球市場(chǎng)，有人比喻EDA是“芯片之母”，如果沒(méi)有了芯片，工業(yè)發(fā)展和社會(huì)進(jìn)步將處處受制，EDA的重要性也上升到了戰(zhàn)略性高度。盡管?chē)?guó)際封鎖形勢(shì)嚴(yán)峻，但睿智的中國(guó)科技人擅于把危機(jī)化為機(jī)會(huì)，從《加快自主研發(fā)應(yīng)用，讓工業(yè)軟件不再卡脖子》，到《破解科技卡脖子要打好三張牌》，即一要打好“基礎(chǔ)牌”，提升基礎(chǔ)創(chuàng)新能力；二要打好“應(yīng)用牌”，加強(qiáng)對(duì)高精尖國(guó)貨的應(yīng)用；三是要打好“人才牌”，讓人才留得住、用得上、有發(fā)展……，各種政策、舉措和實(shí)際行動(dòng)，處處彰顯了我們中國(guó)科技的發(fā)展韌性。

我們EDA探索頻道，今天迎來(lái)了第14期的內(nèi)容——MOSFET的微縮-nanosheet era，下面就跟著小編一起來(lái)開(kāi)啟今天的探索之旅吧~

為什么要從FinFET轉(zhuǎn)向納米片？

按照邏輯CMOS的發(fā)展路徑，業(yè)界為逐步減少邏輯標(biāo)準(zhǔn)單元庫(kù)的尺寸做出了相當(dāng)大的努力。

邏輯標(biāo)準(zhǔn)單元布局的示意圖（CPP=接觸的多孔間距，F(xiàn)P=Fin間距，MP=金屬間距；單元高度=每單元的金屬線數(shù)xMP）。

做到這一點(diǎn)的一個(gè)方法是通過(guò)減少軌道數(shù)來(lái)降低單元高度--它被定義為每個(gè)單元的金屬線（或軌道）的數(shù)量乘以金屬間距。對(duì)于FinFET，通過(guò)逐步將一個(gè)標(biāo)準(zhǔn)單元內(nèi)的Fin數(shù)量從3個(gè)減少到2個(gè)，實(shí)現(xiàn)了具有更小的單元高度的新一代產(chǎn)品，如7.5T和6T標(biāo)準(zhǔn)單元。然而，如果保持Fin的尺寸，這種變化是以犧牲驅(qū)動(dòng)電流和變異性為代價(jià)的。為了補(bǔ)償驅(qū)動(dòng)電流和變異性的退化，在單元高度的縮放中，F(xiàn)in越來(lái)越高。最終可以持續(xù)到1個(gè)Fin，并且可以實(shí)現(xiàn)5T標(biāo)準(zhǔn)單元。

在基于FinFET的架構(gòu)中，為了實(shí)現(xiàn)標(biāo)準(zhǔn)單元的減小，需要減小Fin的數(shù)量。Fin越來(lái)越高、越來(lái)越薄、越來(lái)越近。這種演變降低了驅(qū)動(dòng)強(qiáng)度，增加了變異性。

然而，進(jìn)一步提高基于5T FinFET的單Fin器件架構(gòu)的驅(qū)動(dòng)電流是極具挑戰(zhàn)性的。而這正是納米片架構(gòu)可以解決問(wèn)題的地方。通過(guò)在只允許一個(gè)Fin的標(biāo)準(zhǔn)單元中垂直堆疊納米片狀的傳導(dǎo)通道，可以實(shí)現(xiàn)更大的有效溝道寬度。這樣，納米片可以提供比Fin更大的單位面積驅(qū)動(dòng)電流--這是進(jìn)一步擴(kuò)大CMOS規(guī)模的關(guān)鍵優(yōu)勢(shì)。納米片結(jié)構(gòu)還允許可變的器件寬度，這使得設(shè)計(jì)具有一定的靈活性：設(shè)計(jì)者可以通過(guò)減少面積和電容來(lái)得到增強(qiáng)的驅(qū)動(dòng)電流（較小的溝道寬度傾向于減少片間的寄生電容）。與FinFET架構(gòu)相比，納米片的另一個(gè)顯著優(yōu)勢(shì)是它的 "全柵極 "結(jié)構(gòu)：由于傳導(dǎo)通道現(xiàn)在完全被HKMG所包圍，對(duì)于較短的溝道長(zhǎng)度，可以實(shí)現(xiàn)對(duì)溝道更好的柵極控制。

垂直堆疊的GAA（Gate All Around）納米片晶體管的優(yōu)化。(左）納米片形狀控制；（右）納米片垂直空間分隔的減小。

Forksheet

進(jìn)一步提高直流性能最優(yōu)雅的方法是擴(kuò)大溝道的有效寬度。但在傳統(tǒng)的納米片結(jié)構(gòu)中，這變得非常困難。主要的障礙在于n型和p型器件之間需要很大的空間余量，這使得有效納米片寬度在按比例的單元高度中變得困難，空間被功函數(shù)金屬的圖形化步驟所消耗。Forksheet器件結(jié)構(gòu)可以解決這一挑戰(zhàn)。Forksheet是imec在2017年（IEDM 2017）首次公開(kāi)提出用于SRAM微縮，后來(lái)（IEDM 2019）又用作邏輯標(biāo)準(zhǔn)單元微縮。在這種架構(gòu)中，通過(guò)在柵極圖案化之前在n-和pMOS器件之間引入一個(gè)電介質(zhì)墻，實(shí)現(xiàn)了更小的n-p分離。功函數(shù)金屬圖案的遮蔽圖案現(xiàn)在可以在介質(zhì)壁上完成，而不像在納米片的制造中在的柵極的底部。這使得n-p間距更加緊密。

制備在一起的Forksheet和納米片器件管的TEM照片。對(duì)于Forksheet，n和p器件管的間距是17nm

CFET

有效溝道寬度的進(jìn)一步擴(kuò)大是通過(guò)互補(bǔ)FET（或CFET）結(jié)構(gòu)實(shí)現(xiàn)的，其中n-和pMOS器件相互堆疊在一起。這將n-p分隔轉(zhuǎn)移到了垂直方向，因此從單元高度的考慮中去除n-p間距。溝道寬度可以進(jìn)一步擴(kuò)大，由此產(chǎn)生的面積增益也可用于將軌道高度推至4T及以下。仿真表明，CFET對(duì)未來(lái)的邏輯以及SRAM的面積微縮都是有幫助的。在CFET中，溝道可以以Fin（p-Fin上的n-Fin）或納米片（p-片上的n-片）的形式制成。

從Finfet到CFET

從工藝的角度來(lái)看，制造CFET是相當(dāng)復(fù)雜的。有不同的制備路線，目前仍在探索中。

結(jié)論

我們回顧了為CMOS邏輯器件微縮引入納米片式晶體管架構(gòu)的主要好處和挑戰(zhàn)。每一代新產(chǎn)品——由納米片、Forksheet和CFET實(shí)現(xiàn)——都伴隨著性能的提高（通過(guò)優(yōu)化有效溝道寬度）和邏輯標(biāo)準(zhǔn)單元高度的進(jìn)一步降低。從工藝的角度來(lái)看，納米片架構(gòu)可以被認(rèn)為是FinFET架構(gòu)的一個(gè)進(jìn)化步驟。然而，每一種不同的納米片架構(gòu)都伴隨著特定的集成挑戰(zhàn)，對(duì)此，IMEC將繼續(xù)探索和評(píng)估解決方案。

本文翻譯自imec文章 Entering the nanosheet transistor era，有刪節(jié)。

審核編輯 ：李倩