電子發燒友網報道（文/周凱揚）隨著不少半導體公司紛紛公布財報，大家對去年尤其是第四季度的成績都有所失望，唱衰整個產業的聲音也常常傳出。盡管如此，從ASML在去年投資者日上公布的預測來看，半導體終端市場從2022年到2030年，依然將實現9%的年復合增長率。只不過目前的預測下，沒有給這一增長率拖后腿的，只有服務器、汽車以及工業電子市場，其中服務器市場更是有希望在2026年反超智能手機市場。

然而支撐起這一市場繼續增長，并貢獻主要運算能力的邏輯工藝演進，已經處于了一個放緩的狀態，光刻系統的能耗性能已經上去了，晶體管的能耗性能也上去了，但晶體管密度、時鐘頻率的增長都已經逐漸趨于平緩。為了讓邏輯工藝再次突破，業界也想出了不少辦法。

系統設備的進化

每代邏輯工藝的提升，最關鍵的還是硬件基礎，從90年代的i線***、到后來的KrF、ArF，以及現在逐漸成為主流的EUV***。***對于邏輯工藝的發展無疑是巨大的，而緊跟最新邏輯工藝的晶圓廠也為***公司貢獻了2/3以上的銷售額。

EUV，尤其是高NA EUV，已經被公認為我們實現下一輪邏輯工藝突破的最大驅動力。盡管這些***的價格已經突破天際，但晶圓廠仍在不停地下單，這是因為前期巨大投入的短痛，會慢慢帶來成本、良率和周期上的長期收益。當然了，越來越小的PP與MP間距與更高的數值孔徑，在滿載利用率下固然能帶來更低的工序成本，但目前的問題還是在光刻膠等配套材料上。

盡管研發時間不算短，但ASML還是規劃好了到2032年的路線，2024年業界預計開始進入2nm時代，然后逐漸邁向A14、A10以及A7，屆時借助的自然也是ASML第四代、第五代的高NA EUV***。

器件結構創新

如果我們堅持的仍是目前主流的FinFET結構，那別說挺進埃米時代了，就連做到2nm都無疑是一件難事。因此，在GAA晶體管架構進行演進就成了主流的研究方向，比如Nanosheet、Forksheet和CFET等。

Nanosheet作為GAA架構的第一代，也是三星選擇在3nm上采用的技術，由于對納米片的垂直堆疊，最大化了晶體管單鰭標準單元的有效寬度，同時又因為GAA的包圍結構帶來了改善的短溝道控制。這一結構可謂是同Track數量和同功耗下，在更先進的工藝上進一步提升頻率的優秀思路。

而Forksheet由于在n型與p型晶體管之間加入了一個介電井減小了間距，從降低了米勒電容。這樣一來，在同樣的功耗下，前中后三段工藝加起來，相較Nanosheet能有10%的性能提升。

CFET則在堆疊上做到了極致，通過在單鰭上堆疊N&PMOS和NS溝道，再一次提高了有效寬度，而且這種垂直堆疊的方式不會因為NP之間的距離帶來面積的增加。但這畢竟是GAA架構下最先進的技術，還存在著不少集成上的挑戰，離最終量產還比較久遠。


最后則是用來分配時鐘和其他信號，同時也為多種器件供電的互聯方案。根據IMEC的判斷，從N5到N2的工藝節點內，雙鑲嵌結構依然會是主流，因為這是目前從成本來說最有效的方案。但雙鑲嵌結構并沒有針對RC做出更好的優化，在用了低電阻TSV的方案后，最終還是得選擇新的方案，比如半鑲嵌結構。

半鑲嵌結構由于存在氣隙，可以更好地控制電容。所以IMEC預計在進入埃米時代后，應該都會選擇半鑲嵌的互聯集成方案，不過這類方案目前仍處于研發階段，而且在成本上也只能堪稱有一定競爭力，同時未來還是得繼續探索新的導電材料。

DTCO與STCO

從臺積電、三星和英特爾等晶圓廠的各種宣發中我們可以看出，DTCO（設計與工藝協同優化）對于工藝節點的性能增益是巨大的，比如臺積電就聲稱DTCO為5nm工藝帶來的提升高達40%。

在EDA廠商、晶圓廠和IC設計公司的攜手合作下，每個新工藝的出現都不再只有一個階段，除了良率的穩步提升外，性能也還有繼續增長的空間。與此同時，另一個概念，STCO（系統工藝協同優化）的概念也在這幾年被拋出來，簡單來說就是將多個芯片集成在單個封裝上。

從STCO這一定義也就不難看出，這與先進的2.5D/3D封裝和Chiplet設計脫不了干系。西門子EDA也給出了應用STCO帶來的諸多優勢，比如芯片設計團隊可以并行開發SoC上的不同部門，設計者也能為每個區域的設計選擇最優的工藝方案。除此之外，也可以擴展機械應力、固晶等一系列物理效應的早期分析，及早避免設計錯誤，從而導致較長的重新設計時間。