Xilinx Vivado LOCK_PINS屬性介紹
LOCK_PINS 是 Xilinx Vivado 做物理約束的屬性之一。用來將LUT的邏輯輸入（I0,，I1，I2...）綁定到其物理輸入pin上（A6，A5，A4...）。
常用的場(chǎng)景是將 timing-critical 的 LUT 的輸入綁定到其延遲比較低的pin A6 和 A5上。
對(duì)于6輸入的LUT，其不同輸入pin之間的延遲查可以達(dá)到幾十到上百皮秒。
下面是使用LOCK_PINS的一個(gè)例子，將I0綁定到A5，I1綁定到A6。（I0為L(zhǎng)UT輸入的最低位）
% set myLUT2 [get_cells u0/u1/i_365]
% set_property LOCK_PINS {I0:A5 I1:A6} $myLUT2
# Which you can verify by typing the following line in the Tcl Console:
% get_property LOCK_PINS $myLUT2
審核編輯：劉清
聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請(qǐng)聯(lián)系本站處理。
舉報(bào)投訴
-
LUT
+關(guān)注
關(guān)注
0文章
52瀏覽量
13142 -
Lock
+關(guān)注
關(guān)注
0文章
11瀏覽量
8042 -
PinSwap
+關(guān)注
關(guān)注
0文章
2瀏覽量
2649
原文標(biāo)題：Xilinx LOCK_PINS
文章出處：【微信號(hào)：FPGA開發(fā)之路，微信公眾號(hào)：FPGA開發(fā)之路】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。
發(fā)布評(píng)論請(qǐng)先 登錄
相關(guān)推薦
熱點(diǎn)推薦
關(guān)于Xilinx的vivado
請(qǐng)問一下Xilinx公司發(fā)布的vivado具體的作用是什么，剛剛接觸到，以前一直用quartus ii，沒有使用過ise，后來今天聽說了vivado，不知道是做什么用的，希望大家都能參與討論中，謝謝。
發(fā)表于 04-15 16:51
基于 FPAG xilinx vivado 仿真模式介紹
`基于 FPAGxilinx vivado 仿真模式介紹本文介紹一下xilinx的開發(fā)軟件 vivado 的仿真模式，
發(fā)表于 01-24 11:06
執(zhí)行picxo v2.6 pre_opt.tcl期間的嚴(yán)重警告
'LOCK_PINS'。該單元格位于SLICE_X354Y120。該單元格已具有“LOCK_PINS”屬性。請(qǐng)?jiān)谌∠聠卧裰叭∠麊卧癫⒅刂?b class='flag-5'>屬性。[lin：636][
發(fā)表于 11-01 10:37
在X上找不到驅(qū)動(dòng)程序
data_out_INST_0] set_property LOCK_PINS {I0：A3} [get_cells r4_i_1] set_property LOCK_PINS {I0： A3
發(fā)表于 11-12 14:22
下載Xilinx Vivado 2017.1時(shí)出錯(cuò)
您好，我想下載Xilinx Vivado 2017.1但是，每次我收到以下錯(cuò)誤：“由于您的帳戶導(dǎo)出合規(guī)性驗(yàn)證失敗，我們無法滿足您的要求。”誰能幫我？提前致謝以上來自于谷歌翻譯以下為原文Hello
發(fā)表于 12-27 10:41
Xilinx工具vivado使用約束命令時(shí)出現(xiàn)警告的解決辦法？
Xilinx工具：vivado在該圖中，TX_CLK_i連接到pll_x1模塊的輸入時(shí)鐘。然后，pll_x1的輸出時(shí)鐘連接到ODDR。接下來，ODDR的輸出引腳將連接到I / O引腳
發(fā)表于 05-04 08:04
在vivado中是否有像Logic Lock這樣的功能
大家好，感謝您的關(guān)注。 （這是我在論壇上的第一個(gè)主題?）我已經(jīng)了解到Quartus II具有Logic Lock功能，這對(duì)于組中的設(shè)計(jì)人員來說非常方便，并且還具有時(shí)序優(yōu)化功能。我對(duì)vivado并不
發(fā)表于 05-20 14:32
Xilinx 誠邀您參加 2016 Club Vivado 用戶群大會(huì)
一年一度的 Club Vivado 用戶群大會(huì)即將在全球 9 大城市舉行。Xilinx 誠摯歡迎全球的 Vivado 用戶參與到這一免費(fèi)活動(dòng)中。您將有機(jī)會(huì)與 1,000 多位設(shè)計(jì)工程師同行
發(fā)表于 02-08 06:04
?344次閱讀
如何使用Vivado設(shè)計(jì)套件配合Xilinx評(píng)估板的設(shè)計(jì)
了解如何使用Vivado設(shè)計(jì)套件的電路板感知功能快速配置和實(shí)施針對(duì)Xilinx評(píng)估板的設(shè)計(jì)。
xilinx Vivado工具使用技巧
在Vivado Design Suite中，Vivado綜合能夠合成多種類型的屬性。在大多數(shù)情況下，這些屬性具有相同的語法和相同的行為。
發(fā)表于 05-02 10:13
?4862次閱讀
Xilinx Vivado I/O延遲約束介紹
1 I/O延遲約束介紹 要在設(shè)計(jì)中精確建模外部時(shí)序，必須為輸入和輸出端口提供時(shí)序信息。Xilinx Vivado集成設(shè)計(jì)環(huán)境（IDE）僅在FPGA邊界內(nèi)識(shí)別時(shí)序，因此必須使用以下命令指定超出這些邊界
物理約束實(shí)踐：網(wǎng)表約束LOCK_PINS
要用到，CLOCK_DEDICATED_ROUTE偶爾能夠應(yīng)應(yīng)急。而這里要介紹的LOCK_PINS，筆者至今沒有碰過，估計(jì)大家在實(shí)踐中恐怕也很難有機(jī)會(huì)或必要用上它。但誰知道呢？存在即是合理，相信
為EBAZ4205創(chuàng)建Xilinx Vivado板文件
電子發(fā)燒友網(wǎng)站提供《為EBAZ4205創(chuàng)建Xilinx Vivado板文件.zip》資料免費(fèi)下載
發(fā)表于 06-16 11:41
?1次下載
工商網(wǎng)監(jiān)
評(píng)論