數字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。

組合邏輯描述了門級電路，其中邏輯塊的輸出直接反映到該塊的輸入值的組合，例如，雙輸入AND門的輸出是兩個輸入的邏輯與。如果輸入值發生變化，輸出值將反映這一變化，組合邏輯的RTL模型需要反映這種門級行為，這意味著邏輯塊的輸出必須始終反映該邏輯塊當前輸入值的組合。

SystemVerilog有三種在可綜合RTL級別表示組合邏輯的方法：連續賦值語句、always程序塊和函數。接下來幾篇文章將探討每種編碼風格，并推薦最佳實踐編碼風格。

使用函數表示組合邏輯

當編碼正確時，函數的行為和綜合就像組合邏輯一樣。

為了表示組合邏輯行為，每次調用函數時都必須計算一個新的函數返回值。如果調用了靜態函數，但沒有指定返回值，則靜態函數將隱式返回其上一次調用的值。這是鎖存邏輯的行為，而不是組合邏輯。通過將RTL模型中使用的所有函數聲明為自動函數(automatic)，可以避免這種編碼錯誤。

例7-2定義了一個使用Russian Peasant Multiplication算法（一系列加法和移位運算）計算乘法運算的函數。該函數被定義在一個包中，任何模塊都可以使用該乘法器算法。

SystemVerilog會推斷出一個與函數名稱和數據類型相同的變量，示例7-2中的代碼就是利用了這一點。函數名multiply_f被用作臨時變量來保存for循環中的中間計算結果，函數名中存儲的最終值在函數退出時成為函數返回值。

圖7-2顯示了綜合該函數的結果，以及從連續賦值語句調用該函數的模塊。

示例7-2：定義乘法運算的算法函數

//`begin_keywords"1800-2012"http://useSystemVerilog-2012keywords
packagedefinitions_pkg;
timeunit1ns;timeprecision1ns;

//RussianPeasantMultiplicationAlgorithm
functionautomatic[7:0]multiply_f([7:0]a,b);
multiply_f=0;
for(inti=0;i<=3;?i++)?begin?
??????if?(b?==?0)?continue;?//?all?done,?finish?looping
??????else?begin?
?????????if?(b?&?1)?multiply_f?+=?a;
?????????a?<<=?1;??//?multiply?by?2
?????????b?>>=1;//divideby2
end
end
endfunction
endpackage:definitions_pkg
//`end_keywords

//`begin_keywords"1800-2012"http://useSystemVerilog-2012keywords
modulealgorithmic_multiplier
importdefinitions_pkg::*;
(inputlogic[3:0]a,b,
outputlogic[7:0]result
);
timeunit1ns;timeprecision1ns;

assignresult=multiply_f(a,b);

endmodule:algorithmic_multiplier
//`end_keywords

算法乘法器的示例7-2還說明了為什么在乘法和除法等復雜運算中最好使用SystemVerilog運算符。如果在示例7-2中使用了乘法運算符（*），則綜合編譯器可以將該運算符映射到ASIC或FPGA的最有效的乘法器。

設計工程師在使用算術運算符或算法來表示復雜操作時需要謹慎。RTL模型不是在具有大量內存資源的通用計算機上運行的軟件程序。RTL模型是門級實現的抽象。所表示的功能需要在物理上適合目標ASIC或FPGA，并且在時間上在有限的數量或時鐘周期內。之前的文章有詳細介紹了在RTL模型中使用算術運算符（如乘法和除法）的指導原則。

審核編輯：郭婷