今年，第 68 屆年度 IEEE 國際電子器件會議 (IEDM) 全面恢復，來自世界各地的近 1,500 名工程師（親臨現場）每年都會返回舊金山市中心，討論半導體行業的最新發展。雖然學術界和工業界都有大量有趣的論文，但臺積電的那篇論文帶來了可怕的壞消息——雖然邏輯仍在或多或少地沿著歷史趨勢線擴展，但 SRAM 擴展似乎已經完全崩潰。

在會議上，臺積電談到了原始基礎 N3 (N3B) 節點以及增強型 (N3E)，后者是N3B 稍微寬松一些的變體。臺積電展示原型測試芯片配備了一個由超過 35 億個晶體管和一個可完全運行的 256Mbit SRAM 宏組成的邏輯電路（圖 1）。SRAM 存儲單元面積為 0.0199μm 2，是有史以來最小的。我們確認 SRAM 宏即使在 0.5V 的電壓下也能完美工作（圖 2）。

有趣的是，對于新的 N3E 節點，高密度 SRAM 位單元尺寸達到 0.021 μm2，這與他們的 N5 節點的位單元大小完全相同，并沒有縮小。N3B 變體預計不會進入太多產品，但確實具有縮放 SRAM 位單元；然而，在 0.0199μm2 時，它僅縮小了 5%（或縮小了 0.95 倍）。

就粗略的內存密度而言（假設 ISO 輔助電路開銷），N3E 大致為 31.8 Mib/mm2，并將增加到 33.55 Mib/mm2 或 1.75 Mib/mm2（230 KB）的改進。

這是一些嚴重的壞消息！從這個角度來看，雖然據說 N3B 和 N3E 都提供了 1.6 倍和 1.7 倍的芯片級晶體管縮放，但 SRAM 的 1.0 倍和 1.05 倍縮放是災難性的。現在，我們仍然希望臺積電在某個時候為 N3 推出更密集的 SRAM 位單元變體，我們確實希望在未來看到 SRAM 的某種程度的微縮，但好的舊微縮 SRAM 微縮似乎已經死了。

考慮一個假設的 100 億晶體管芯片，其中包含 40% 的 SRAM 和 60% 的邏輯，位于 TSMC N16 上。忽略實際限制和模擬/物理/等，這樣一個假設的芯片將約為 255 平方毫米，其中 45 平方毫米或 17.6% 用于 SRAM。將完全相同的芯片縮小到 N5 將產生一個 56 平方毫米的芯片，其中 12.58 平方毫米或占芯片的 22.5% 用于 SRAM。將芯片進一步縮小到 N3（基于我們最初但未完全確認的值）將產生一個 44 平方毫米的芯片，其 SRAM 密度相同為 12.58 平方毫米，現在占面積的近 30%。

當然，這種影響不會在所有方面都感受到同樣的影響。芯片上 SRAM 和緩存的百分比因目標市場和整體能力而異。然而，對于一些 AI 硬件初創公司來說，架構要求芯片的很大一部分被 SRAM 覆蓋，這些工程師將比其他人更快地遇到更多挑戰。

SRAM 微縮的崩潰并不僅限于臺積電。我們已經指出 SRAM 縮放速度變慢的問題已經有一段時間了。例如，雖然英特爾仍在縮減其 SRAM 位單元，但該公司最近宣布的Intel 4 進程SRAM 縮放比例已從歷史上的 0.5-0.6 倍放緩至 0.7-0.8 倍。對于 Intel 4，我們的估計密度（ISO 輔助電路開銷與 TSMC 相比）為 27.8 Mib/mm2 或 4 Mib/mm2 或落后 13%。期望 Intel 的 Intel 3 工藝能夠匹敵或擊敗它們并非不切實際。

那么，我們該何去何從？事實上，目前唯一可行的 SRAM 替代品就是更多的 SRAM，因此我們預計 SRAM 會直接占用更多的面積。這并不是說我們不期望更多的 SRAM 擴展。雖然我們確實希望臺積電和其他代工廠生產更密集的 SRAM，但歷史上的擴展似乎已經正式結束。Imec 等一些研究機構提出了更高密度的 SRAM 位單元。例如，在去年的 IEDM 2021 上，Imec 在一個假設的“超越 2 納米節點”上展示了大約 60 Mib/mm2 的 SRAM 密度，大約是今天密度的兩倍，該節點使用utilizing forksheet晶體管和先進的雙面互連方案。

除了 SRAM，業界一直在研究許多其他替代內存架構。新興的內存技術包括 MRAM、FeRAM、NRAM、RRAM、STT-RAM、PCM 等。與 SRAM 相比，這些新興的內存位單元提供了獨特的權衡，例如在較低的讀/寫規范下具有更高的密度、非易失性能力、較低的讀寫周期能力，或者在可能較低的密度或速度下具有較低的功耗。雖然它們不是 SRAM 的直接替代品，但向前發展它們可能會扮演 4 級或 5 級緩存的角色，其中較低的性能權衡可以通過更高的密度來抵消。

目前，該行業似乎已經到了一個有趣的拐點。

審核編輯 ：李倩