數字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。

組合邏輯描述了門級電路，其中邏輯塊的輸出直接反映到該塊的輸入值的組合，例如，雙輸入AND門的輸出是兩個輸入的邏輯與。如果輸入值發生變化，輸出值將反映這一變化，組合邏輯的RTL模型需要反映這種門級行為，這意味著邏輯塊的輸出必須始終反映該邏輯塊當前輸入值的組合。

SystemVerilog有三種在可綜合RTL級別表示組合邏輯的方法：連續賦值語句、always程序塊和函數。接下來幾篇文章將探討每種編碼風格，并推薦最佳實踐編碼風格。

連續賦值語句（布爾表達式）

連續賦值語句將表達式或操作結果驅動到網絡或變量上，顯式連續賦值語句是以assign關鍵字開始的語句。連續賦值語句的一個簡單示例：

賦值的左邊，即上面的sum；在上面的例子中，每當右邊的值發生任何變化時，即在上面的例子中a或b發生變化時，sum就會更新。每當右邊發生變化時，左邊的這種持續更新行為就是組合邏輯行為的模型。

連續賦值語句允許在右側發生更改和左側更新之間指定傳播延遲。然而，綜合編譯器預期RTL模型為零延遲，并且會忽略連續賦值語句中的延遲。這可能會導致經過延遲驗證的設計與忽略延遲的綜合實現之間不匹配。本系列文章只展示零延遲示例。

左側類型。連續賦值語句的左側可以是標量（1位）或向量，也可以是變量類型，也可以是用戶定義的類型。左側不能是未壓縮的的結構體或未壓縮的數組。

在連續賦值語句的左側使用網絡或變量之間有一個重要區別：

• 網絡類型（如wire或tri）可以由多個源驅動，包括多個連續分配、多個模塊或基本實例的輸出或輸入端口連接，或驅動的任意組合。

• 變量類型（如var或int）只能從單個源分配一個值，可以是：單個輸入端口、單個連續賦值語句或任意數量的過程賦值（多個過程賦值被視為單個源；綜合器要求多個過程賦值在同一個過程中）。

請注意，logic關鍵字推斷出一種數據類型，但其本身不是網絡或變量類型。當logic本身被使用時，一個變量被推斷出來，并附帶單個源賦值限制）。當使用logic關鍵字聲明輸出模塊端口時，也會推斷出一個變量。當使用logic關鍵字聲明輸入或inout模塊端口時，將推斷出具有多個驅動程序功能的wire類型。

僅當需要多個驅動時使用網絡類型（如wire或tri），例如共享總線、三態總線或inout雙向模塊端口。

對于RTL建模，語義規則的一個重要優點是變量只能有一個來源。ASIC和FPGA設備中的大多數信號大多數為單源邏輯，但三態總線和雙向端口除外。變量的單源限制有助于防止無意中的編碼錯誤，如果對具有變量類型的同一信號進行多個連續賦值語句或連接，則多源編碼錯誤將在仿真和綜合中報告為編譯或布線錯誤。

向量寬度不匹配。連續賦值語句的左側可以是與右側的信號或表達式結果不同寬度的向量大小。出現這種情況時，SystemVerilog會自動調整右側的向量寬度，以匹配左側的大小。如果右側的向量寬度大于左側，則右側的最高有效位將被截斷為左側的大小。如果右側是較小的向量寬度大小，則右側值將向左擴展到左側的大小。如果表達式或運算結果是無符號的，則左擴展將用0擴展。如果右側表達式或運算結果是有符號的，則將使用符號擴展。

在一些特例的情況下，賦值的右側和左側有不同大小的向量。這方面的一個例子是變量旋轉操作（variable rotate operation）前面有介紹過，可以查看之前的文章。

顯式和隱式推斷的連續賦值語句

連續賦值語句有兩種形式：顯式連續賦值語句和隱式連續賦值語句。顯式連續賦值語句是用assign關鍵字聲明的，如前面的代碼段和示例所示。這種形式的連續賦值語句既可以賦值給網絡類型，也可以賦值給變量類型。隱式連續賦值語句將網絡類型的聲明與連續賦值語句相結合。即使未使用assign關鍵字，這種形式的連續性質也是可以推斷出來的。

推斷網絡聲明賦值示例如下：

請注意，推斷網絡聲明賦值語句與變量初始化語句不同，例如：

變量初始化只執行一次，而推斷網絡聲明賦值是一個過程，每當右側表達式上的值發生變化時，就會更新左側網絡。推斷網絡聲明賦值語句是可綜合的。

多次連續賦值語句

一個模塊可以包含任意數量的連續賦值語句。每個連續賦值語句都是一個單獨的過程，與其他連續賦值語句并行運行。所有連續賦值語句從仿真時間零點開始計算右側運算，并運行到仿真結束。

一個模塊中的多個過程分配可用于表示數據流行為，其中功能是用布爾方程建模的，布爾方程使用SystemVerilog操作符產生輸出，而不是使用過程編程語句。在RTL模型中，數據流賦值表示數據在寄存器之間流動的組合邏輯。

下面的示例使用連續賦值語句來仿真通過加法器、乘法器和減法器的數據流。該數據流的結果在時鐘每個正邊緣被存儲在寄存器中:

//`begin_keywords"1800-2012"//useSystemVerilog-2012keywords
moduledataflow
#(parameterN=4)//bussize
(inputlogicclk,//scalarinput
inputlogic[N-1:0]a,b,c,//scalableinputsize
inputlogic[1:0]factor,//fixedinputsize
outputlogic[N-1:0]out//scalableoutputsize
);
timeunit1ns;timeprecision1ns;

logic[N-1:0]sum,diff,prod;

assignsum=a+b;
assigndiff=prod-c;
assignprod=sum*factor;

always@(posedgeclk)
out<=?diff;

endmodule:?dataflow
//`end_keywords

因為模塊中的多個連續賦值語句并行運行，所以RTL源代碼中賦值的順序沒有區別。這可以通過比較示例7-1中連續賦值語句的順序和圖7-1所示的綜合結果中的數據流順序看出來。RTL代碼按加法、減法、乘法的順序列出賦值語句，但操作的數據流是加法、乘法、減法。

同時使用連續賦值語句和always程序

一個模塊可以包含連續賦值語句和always程序的組合。

下面的簡單示例演示了一個帶有雙向數據總線的靜態RAM。當從RAM讀取數據時，數據總線作為輸出端口被驅動——當不被讀取時，數據總線被分配高阻態，以便其他設備可以驅動該總線，連續賦值語句用于仿真輸出功能，以及always程序用于仿真輸入功能(方便在時鐘上升沿觸發)。

數據總線是一個雙向inout端口，必須是網絡類型，如wire或tri，才能有多個驅動源。當數據總線是RAM的輸出時，它可以由RAM驅動，當數據總線是RAM的輸入時，它可以由其他模塊驅動。只有連續賦值語句才能分配給網絡數據類型。

每個連續賦值語句和每個always程序都是一個單獨的并行過程，從仿真時間零點開始，在整個仿真過程中運行。模塊中連續賦值語句和always程序的順序并不重要，因為這些程序是并行運行的。

審核編輯 ：李倩