SystemVerilog union允許單個存儲空間以不同的數(shù)據(jù)類型存在,所以union雖然看起來和struct一樣包含了很多個成員,實際上物理上共享相同的存儲區(qū)域。
結(jié)構(gòu)體占用的內(nèi)存空間是其中所有成員的存儲空間之和,而聯(lián)合體所占用的存儲空間是等于其中所有成員中最大的存儲空間。
union {
int a;
byte b;
bit [15:0] c;
} data;
在上面的例子中,由于占用最大存儲空間的成員是int a,所以這個聯(lián)合體的存儲空間是32bit,示意圖如下

而對于結(jié)構(gòu)體
struct {
int a;
byte b;
bit [15:0] c;
} data;
所占用的存儲空間是所有成員之和。示意圖如下

審核編輯:湯梓紅
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。
舉報投訴
-
Verilog
+關(guān)注
關(guān)注
30文章
1374瀏覽量
114523 -
System
+關(guān)注
關(guān)注
0文章
166瀏覽量
38670 -
結(jié)構(gòu)體
+關(guān)注
關(guān)注
1文章
131瀏覽量
11372 -
union
+關(guān)注
關(guān)注
0文章
10瀏覽量
4650
原文標題:Systemverilog中的union
文章出處:【微信號:芯片驗證工程師,微信公眾號:芯片驗證工程師】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。
發(fā)布評論請先 登錄
相關(guān)推薦
熱點推薦
SystemVerilog中的Virtual Methods
SystemVerilog中多態(tài)能夠工作的前提是父類中的方法被聲明為virtual的。
發(fā)表于 11-28 11:12
?1141次閱讀
SystemVerilog中的“const”類屬性
SystemVerilog中可以將類屬性聲明為常量,即“只讀”。目的就是希望,別人可以讀但是不能修改它的值。
發(fā)表于 11-29 10:25
?2550次閱讀
union 的概念及在嵌入式編程中的應(yīng)用
union 在中文的叫法中又被稱為共用體,聯(lián)合或者聯(lián)合體,它定義的方式與 struct 是相同的,但是意義卻與 struct 完全不同,下面是 union ...
發(fā)表于 02-07 11:30
?0次下載
SystemVerilog中$cast的應(yīng)用
SystemVerilog casting意味著將一種數(shù)據(jù)類型轉(zhuǎn)換為另一種數(shù)據(jù)類型。在將一個變量賦值給另一個變量時,SystemVerilog要求這兩個變量具有相同的數(shù)據(jù)類型。
SystemVerilog中可以嵌套的數(shù)據(jù)結(jié)構(gòu)
SystemVerilog中除了數(shù)組、隊列和關(guān)聯(lián)數(shù)組等數(shù)據(jù)結(jié)構(gòu),這些數(shù)據(jù)結(jié)構(gòu)還可以嵌套。
SystemVerilog中的tagged Unions是什么
tagged union包含一個隱式成員,該成員存儲tag,也就是標記,它表示這個union最終存儲的到底是哪一個成員。
SystemVerilog中的Packed Union
packed union相比unpacked union最大的一個區(qū)別就是,在packed union中,所有成員的大小必須相同,這就保證了不管un
SystemVerilog中的Semaphores
SystemVerilog中Semaphore(旗語)是一個多個進程之間同步的機制之一,這里需要同步的原因是這多個進程共享某些資源。
Systemverilog中的Driving Strength講解
在systemverilog中,net用于對電路中連線進行建模,driving strength(驅(qū)動強度)可以讓net變量值的建模更加精確。
union和union all有什么區(qū)別
Union和Union All是SQL中的兩個關(guān)鍵字,它們用于將兩個或多個SELECT語句的結(jié)果集合并在一起。這兩個關(guān)鍵字雖然有相似的功能,但在實際使用中有一些重要的區(qū)別。下面將詳細介紹Uni
Systemverilog中的union
評論