隨著現代現場可編程門陣列 （FPGA） 片上系統 （SoC） 器件中可用的內容和 IP 選項的大量增加，靈活性的最后一個真正前沿是配置過程本身。期待看到下一代FPGA SoC，使這種靈活性在安全性、配置時間和單事件翻轉（SEU）響應方面成為現實。

更強大的 FPGA 意味著更復雜的配置

FPGA 公司的產品每年都變得越來越復雜，包括各種強化 IP、處理器和數字加速功能。這些新產品有望在較少數量的微電路中提高功能集成度。但是，這種集成也意味著復雜的SoC配置。

許多其他 SoC 和專用標準部件 （ASSP） 產品已轉向專用微處理器進行啟動和配置管理。更重要的是，軍方和其他具有安全意識的客戶已經使用外部微處理器解決方案來管理FPGA和其他微電子器件的配置，以驗證配置，檢查簽名，并確保配置過程中的“穩定狀態”。

當今

如何完成配置 如今，FPGA 的配置過程主要由復雜的狀態機（在 Altera 設備中稱為“控制邏輯”）執行。比特流信息以串行方式加載到FPGA中，根據所選器件和用戶選項進行可變解壓縮、解密和身份驗證;然后，在釋放到操作模式之前配置整個設備。冒著過度簡化少數公司技術的風險，配置過程大多是固定的，這意味著一個FPGA配置過程中的安全漏洞將成為所有其他設備的漏洞。

解決方案：添加專用微處理器進行配置

隨著 SoC FPGA 產品的加入，設計人員可以繼續獲得固定的引導順序，或者在選擇器件的引導順序時至少具有第一級的靈活性（FPGA 優先或 ARM 處理器優先）。

然而，FPGA 器件內置的專用微處理器帶來了真正的配置靈活性，該微處理器可管理所有配置決策、配置文件的解密和身份驗證、部分配置、對 SEU 的響應以及設備上的所有安全監視器。如果配置腳本或配置處理器的處理器指令本身可以加載到設備上并在現場更新，這將提供一組強大的工具，使設計人員能夠探索安全性和配置時間之間的權衡空間。

自定義啟動順序

Arria 10 SoC 提供 FPGA 和 SoC 器件之間的啟動順序選擇。但是，完全腳本化的配置過程將能夠優先考慮FPGA或SoC中的部分設計，使用通過協議進行的配置以及當今FPGA可用的各種快速與高效方法。因此，配置過程和訂單可以在非常精細的級別上進行管理，并可以根據設計進行定制。通過將 FPGA 結構劃分為邏輯配置區域或扇區，這種設置變得更加靈活。

使用針對用戶應用程序定制的腳本化配置可以限制跨設計配置漏洞的通用性。這意味著對一個設計的攻擊不再必然適用于使用相同FPGA/SoC的所有設計。

在硬解密和身份驗證加速器的幫助下，高度腳本化的配置過程可以決定是保護不保護、部分用戶設計還是全部用戶設計。在設計和邏輯重用的時代，并非設計的每個部分都需要保護或認證。但是，這是一個可以作為用戶設計的一部分做出的決定，以便以安全性換取配置時間。

保護和驗證配置數據的設計權衡是配置時間。即使使用快速結構和高速解密加速器，也存在與安全性（解密和身份驗證）相關的配置時間影響。通過啟用細粒度級別的安全性，用戶設計將能夠利用安全性和配置時間之間的全方位權衡。

對環境監測器和單個事件干擾

的響應 配置的最后一個重要元素是如何在發生輻射事件時恢復數據和設備操作，以及如何在FPGA SoC受到攻擊時消除敏感的配置信息。

用于配置的專用處理器還可以提供對 SEU 事件的腳本和條件響應。這些可能包括重新配置整個設備或設計的一部分、將操作故障轉移到設備的另一部分，或安全響應，例如擦除密鑰和敏感數據。同樣，專用配置處理器可以生成對環境監測器（如溫度和電壓）的高度腳本化響應，并通過FPGA SoC中密鑰和配置數據的有序、受控和驗證歸零來做出響應。在大型設計中，數據歸零的順序可能很重要。

審核編輯：郭婷