軟件定義無(wú)線(xiàn)電 (SDR) 出現(xiàn)后，射頻 (RF) 世界徹底改變。這些設(shè)備將射頻行業(yè)的主要技術(shù)范式從固定和笨重的模擬電子設(shè)備轉(zhuǎn)變?yōu)殪`活緊湊的基于軟件的信號(hào)處理，顯著增加了商用現(xiàn)貨 (COTS) 無(wú)線(xiàn)電系統(tǒng)的適用范圍。因此，SDR 現(xiàn)在主導(dǎo)著 RF 市場(chǎng)，用于各種應(yīng)用。然而，每個(gè)應(yīng)用都有自己的要求，包括尺寸、重量和功率 (SWaP)、性能和成本，因此開(kāi)發(fā)人員必須仔細(xì)設(shè)計(jì) SDR 以符合市場(chǎng)需求。在設(shè)計(jì)流程中必須評(píng)估的主要瓶頸是 SWaP 和性能之間的權(quán)衡：每個(gè) SDR 由許多不同的組件組成，

在本文中，我們討論了如何設(shè)計(jì) SDR，以滿(mǎn)足具有各種性能、通道數(shù)和數(shù)字信號(hào)處理器 (DSP) 處理能力的多個(gè)市場(chǎng)的需求，同時(shí)通常需要考慮 SWaP 和預(yù)算限制。事實(shí)上，與傳統(tǒng)的模擬對(duì)應(yīng)物相比，僅使用 SDR 本身就可以將射頻系統(tǒng)的總尺寸和重量減少 80% 或更多，這非常適合多種應(yīng)用，包括 MRI、雷達(dá)、頻譜監(jiān)測(cè)、點(diǎn)對(duì)點(diǎn)點(diǎn)鏈接，以及測(cè)試和測(cè)量。然而，關(guān)鍵市場(chǎng)需要進(jìn)一步降低 SWaP 和成本，這是通過(guò)降低某些組件的性能或特性總數(shù)來(lái)實(shí)現(xiàn)的，例如減小調(diào)諧范圍、接收 (Rx) 和發(fā)送 (Tx) 通道的數(shù)量、 DSP 能力和總帶寬。

SDR、電源要求和性能規(guī)格概述

在討論設(shè)計(jì)權(quán)衡之前，讓我們回顧一下 SDR 的基礎(chǔ)知識(shí)。SDR 本質(zhì)上是一個(gè)收發(fā)器，具有復(fù)雜的嵌入式處理能力，以及用于通過(guò)軟件更改無(wú)線(xiàn)電參數(shù)的靈活/可重新配置平臺(tái)。通用 SDR 分為三個(gè)階段：

無(wú)線(xiàn)電前端 (RFE)

數(shù)字后端

混合信號(hào)接口。

RFE 由一個(gè)或多個(gè) Rx 和 Tx 通道組成，能夠處理高達(dá)數(shù)十千兆赫 (GHz) 的寬調(diào)諧范圍內(nèi)的信號(hào)。此外，市場(chǎng)上帶寬最高的 SDR 可提供每通道 3 GHz 的瞬時(shí)帶寬，并與多達(dá) 8 個(gè)獨(dú)立的 Rx/Tx 信號(hào)鏈一起工作。

另一方面，數(shù)字后端負(fù)責(zé)所有信號(hào)處理操作、控制功能、智能、數(shù)據(jù)存儲(chǔ)和通信協(xié)議。該階段由具有板載 DSP 功能的高端 FPGA 組成，針對(duì)調(diào)制、解調(diào)、上變頻、下變頻、數(shù)據(jù)打包和任何所需的特定應(yīng)用功能（如安全方案或人工智能）進(jìn)行了優(yōu)化。FPGA 還與主機(jī)或網(wǎng)絡(luò)進(jìn)行通信，將數(shù)據(jù)打包成以太網(wǎng)數(shù)據(jù)包，并通過(guò) SFP+/qSFP+ 鏈路以 10-400 Gbps 的傳輸速率進(jìn)行傳輸。由于 FPGA 能夠完全改變其內(nèi)部結(jié)構(gòu)，數(shù)字后端可以輕松地重新配置或即時(shí)升級(jí)，以適應(yīng)最新的無(wú)線(xiàn)電協(xié)議和 DSP 算法。

最后，混合信號(hào)接口由專(zhuān)用的數(shù)模和模數(shù)轉(zhuǎn)換器 (DAC/ADC) 組成。SDR 的每個(gè)階段都由一組不同的組件組成，每個(gè)組件的設(shè)計(jì)和尺寸都可以設(shè)計(jì)為實(shí)現(xiàn)特定的 SWaP，高端 SDR 還兼容無(wú)線(xiàn)電處理軟件，例如 GNU radio。

根據(jù)前面的硬件描述，市場(chǎng)上有幾種不同的 SDR 配置。高性能 SDR 通常需要使用 5 個(gè)板：Rx 板、Tx 板、數(shù)字板、電源板和時(shí)間板（見(jiàn)圖 1）。Rx 板只是接收信號(hào)的 RFE 的一部分，以 ADC 終止。Tx 板由 RFE 的傳輸通道組成，通常以 DAC 開(kāi)頭。每個(gè) Rx 和 Tx 板都可以由多輸入/多輸出 (MIMO) SDR 中的多個(gè)并行通道組成。數(shù)字板提供了一個(gè)接口來(lái)控制、配置和發(fā)送/接收 RFE 通道的數(shù)據(jù)，所有這些都由時(shí)間板保持同步。電源板只是將線(xiàn)路電力轉(zhuǎn)換為 RFE、數(shù)字和計(jì)時(shí)板可用電壓水平的電源。最后，

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圖 1：SDR 板架構(gòu)。（來(lái)源：每惡習(xí)）

任何電子系統(tǒng)中最基本的限制是功率要求：任何需要定制 PCB 設(shè)計(jì)的應(yīng)用也需要功率預(yù)算。這是因?yàn)殡娫捶桨讣捌渚窒扌栽诤艽蟪潭壬先Q于應(yīng)用程序，因此對(duì)于具有不同目標(biāo)的類(lèi)似項(xiàng)目，電源預(yù)算可能會(huì)有很大差異。例如，使用電池供電的 SDR 的功率預(yù)算與連接到電網(wǎng)的 SDR 的預(yù)算有很大不同。此外，電源必須從電源板饋送到 SDR 收發(fā)器中的所有其他模塊。

由于每塊電路板都需要特定的穩(wěn)定和干凈的電壓電平，并且必須不受電源波動(dòng)的影響，因此穩(wěn)壓器是配電中的關(guān)鍵組件。這些組件是集成電路，無(wú)論負(fù)載或輸入電壓如何變化，都能提供恒定的輸出電壓，并且在功率預(yù)算中也必須考慮到它們。

然而，由于必須執(zhí)行大量計(jì)算，SDR 的最大功耗來(lái)源是 FPGA。FPGA 的功耗可以通過(guò)軟件進(jìn)行優(yōu)化，通過(guò)減少運(yùn)算次數(shù)和優(yōu)化信號(hào)處理鏈。繁重的計(jì)算會(huì)消耗大量的能量。例如，JESD204 收發(fā)器消耗大量功率。

另一個(gè)重要因素是 RFE：RFE 的功耗隨著特征數(shù)量、工作帶寬、調(diào)諧范圍和通道數(shù)量的增加而增加。一些組件比其他組件需要更多的功率，因此在設(shè)計(jì)流程中必須為每個(gè)組件權(quán)衡功率和性能之間的權(quán)衡。

就像功率需求一樣，性能需求也高度依賴(lài)于應(yīng)用，這可以用無(wú)線(xiàn)電鏈路預(yù)算來(lái)描述。無(wú)線(xiàn)電鏈路預(yù)算方程用于確定如何更改設(shè)計(jì)以實(shí)現(xiàn)一定的性能水平，這由接收功率強(qiáng)度表示（方程 1）。計(jì)算出鏈路預(yù)算后，可以檢查設(shè)計(jì)是否能夠滿(mǎn)足性能要求（例如誤碼率、信噪比 (SNR) 和線(xiàn)性度）。

SDR 領(lǐng)域有幾種不同的性能要求，對(duì)設(shè)計(jì)和應(yīng)用有不同的影響。在這里，我們討論一些最重要的：

動(dòng)態(tài)范圍：也稱(chēng)為無(wú)雜散動(dòng)態(tài)范圍 (SFDR)，定義了基波諧波強(qiáng)度與輸出中最高雜散信號(hào)之間的比率。它用于定義 SDR 的動(dòng)態(tài)性能。這可以在圖 2a 中看到。

相位一致性：量化 SDR 模塊的相位同步程度。它依賴(lài)于時(shí)鐘板的質(zhì)量和時(shí)鐘分布，因?yàn)闀r(shí)鐘信號(hào)必須由所有組件正確共享。這可以在圖 2b 中看到。

信噪比 (SNR)：它是信號(hào)功率與接收到的總射頻噪聲之間的比率。它可能是無(wú)線(xiàn)電系統(tǒng)最重要的參數(shù)之一，具體取決于應(yīng)用，并描述了在給定外部和內(nèi)部條件的情況下接收到的電磁 (EM) 信號(hào)的質(zhì)量。它取決于環(huán)境條件（降水、閃電、濕度、溫度）、RFE 的電子設(shè)備（熱噪聲、散粒噪聲、閃爍噪聲）和外部 EM 發(fā)射器（傳輸線(xiàn)、發(fā)電廠、發(fā)電機(jī)、電話(huà)）。

靈敏度：接收器可以檢測(cè)到的最低信號(hào)。它與 SDR 和 SFDR 密切相關(guān)。

數(shù)據(jù)吞吐量：描述數(shù)據(jù)發(fā)送到主機(jī)或網(wǎng)絡(luò)的速度。在 MIMO 和頻譜監(jiān)測(cè)應(yīng)用中尤為重要。

調(diào)諧范圍： SDR 可以接收和發(fā)送的最大頻率范圍。這顯著影響了設(shè)備的適用范圍。

RF 輸出增益： Tx 信號(hào)鏈末端的輸出功率，它定義了可以傳輸多少功率。

RF Input Gain：接收機(jī)輸入端的 LNA 增益，極大地影響 SNR 和整體信號(hào)增益。

線(xiàn)性度：描述信號(hào)鏈引入的失真量（諧波和互調(diào)），特別是來(lái)自放大器的失真。這可以在圖 2c 中看到。

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圖 2：性能指標(biāo)包括 (a) SFDR、(b) 相位相干性和 (c) 線(xiàn)性。（來(lái)源：每惡習(xí)）

盡管有許多與功率對(duì)比相關(guān)的限制在性能權(quán)衡方面，僅向系統(tǒng)添加 SDR 就可以通過(guò)將射頻/模擬和大多數(shù)計(jì)算功能集成在一個(gè)系統(tǒng)中來(lái)顯著降低整個(gè)系統(tǒng)的復(fù)雜性。然而，特別提款權(quán)本身提出了一些挑戰(zhàn)。例如，調(diào)諧范圍越高，時(shí)鐘方案就越復(fù)雜，以應(yīng)對(duì)頻率的增加。這也增加了 RFE 的復(fù)雜性，進(jìn)而顯著影響功率要求。無(wú)線(xiàn)電鏈的數(shù)量也增加了功耗，因此 MIMO 板將比單通道 SDR 具有更高的功率需求。事實(shí)上，當(dāng)不需要接收（或發(fā)送）功能時(shí)，某些應(yīng)用需要僅具有發(fā)送（或接收）功能的 SDR。功率需求也隨著 RFE 增益（輸入和輸出）和 ADC 分辨率的增加而增加，因此實(shí)現(xiàn)更好的 SNR、SFDR、線(xiàn)性度和靈敏度通常伴隨著所需功率的增加。最后但同樣重要的是，F(xiàn)PGA 中 DSP 操作的數(shù)量和復(fù)雜性是影響功耗的主要因素之一。例如，在需要對(duì)大量數(shù)據(jù)進(jìn)行大量快速傅立葉變換 (FFT) 處理的應(yīng)用中，F(xiàn)PGA 的效率將大大降低。這也凸顯了 FPGA 和 RFE 之間需要平衡的必要性，因?yàn)?RFE 性能的降低實(shí)際上會(huì)增加功耗，因?yàn)樾枰?FPGA 所需的更多處理功率。FPGA中DSP運(yùn)算的數(shù)量和復(fù)雜度是影響功耗的主要因素之一。例如，在需要對(duì)大量數(shù)據(jù)進(jìn)行大量快速傅立葉變換 (FFT) 處理的應(yīng)用中，F(xiàn)PGA 的效率將大大降低。這也凸顯了 FPGA 和 RFE 之間需要平衡的必要性，因?yàn)?RFE 性能的降低實(shí)際上會(huì)增加功耗，因?yàn)樾枰?FPGA 所需的更多處理功率。FPGA中DSP運(yùn)算的數(shù)量和復(fù)雜度是影響功耗的主要因素之一。例如，在需要對(duì)大量數(shù)據(jù)進(jìn)行大量快速傅立葉變換 (FFT) 處理的應(yīng)用中，F(xiàn)PGA 的效率將大大降低。這也凸顯了 FPGA 和 RFE 之間需要平衡的必要性，因?yàn)?RFE 性能的降低實(shí)際上會(huì)增加功耗，因?yàn)樾枰?FPGA 所需的更多處理功率。

除了功率，另一個(gè)重要的權(quán)衡是尺寸/重量與性能。在這種情況下，要求越小，電路板的問(wèn)題就越多。例如，混合信號(hào)板可能會(huì)受到串?dāng)_、接地干擾、一般 EMI 效應(yīng)和寄生阻抗的嚴(yán)重影響。如果來(lái)自數(shù)字電路的噪聲到達(dá)模擬信號(hào)路徑，噪聲性能就會(huì)下降。此外，隨著 IC 尺寸減小且沒(méi)有足夠空間放置大型散熱器，散熱也成為問(wèn)題。一種有效的方法是使用差分信號(hào)和適當(dāng)?shù)慕拥亍４送猓K化 SDR，例如來(lái)自 Per Vices 的 SDR，可以通過(guò)根據(jù)應(yīng)用移除/添加功能板來(lái)適應(yīng)任何應(yīng)用，從而使用相同的設(shè)備提供更緊湊的解決方案。

應(yīng)用程序及其各自的要求

在討論 SWaP 限制時(shí)，衛(wèi)星部署始終是最有問(wèn)題的應(yīng)用。機(jī)載 SDR 必須非常緊湊和輕便，以減少有效載荷，尤其是在納米衛(wèi)星任務(wù)中。因此，在設(shè)計(jì)電路板時(shí)必須仔細(xì)考慮，以確保在緊湊的空間中散熱和信號(hào)完整性都可以接受。此外，電力需求由太陽(yáng)能電池板和車(chē)載電池決定，因此能源供應(yīng)可能會(huì)受到很大限制。衛(wèi)星需要多個(gè)射頻通道，包括遙測(cè)和控制 (TT&C)、下行鏈路/上行鏈路和導(dǎo)航。但是，必須盡量減少通道總數(shù)以符合 SWaP 要求。在這種情況下，SDR 可以幫助優(yōu)化 SWaP，因?yàn)榭梢赃h(yuǎn)程重新配置信道參數(shù)（頻率、調(diào)制、用途），

在地面站中，尺寸/重量要求較為寬松，但必須始終考慮功耗，尤其是在偏遠(yuǎn)地區(qū)應(yīng)用時(shí)。最重要的性能參數(shù)是通道靈敏度（主要由 SNR 和 SFDR 定義）和調(diào)諧范圍。因此，使用具有更高分辨率和采樣頻率的 ADC 是有意義的。這在來(lái)自太空的下行鏈路信號(hào)中尤為重要，其中高頻信號(hào)（X 和 K 波段）受到環(huán)境條件的嚴(yán)重衰減。高端 ADC 顯著增加了功耗，結(jié)合更高的數(shù)據(jù)吞吐量和快速的信號(hào)處理導(dǎo)致固有的更大 SWaP 要求，這對(duì)于性能和成本最重要的地面站通常不是問(wèn)題。

在復(fù)雜的雷達(dá)系統(tǒng)中，SDR 可以通過(guò)替換大型和笨重的傳統(tǒng)模擬系統(tǒng)來(lái)大大降低 SWaP 要求（圖 3）。SDR 可以在單個(gè)解決方案中實(shí)現(xiàn)波形生成、定時(shí)處理、RFE 和完整的信號(hào)處理鏈，從而減小雷達(dá)的總尺寸和復(fù)雜性。此外，關(guān)鍵雷達(dá)應(yīng)用可以顯著受益于 MIMO SDR 的低噪聲系數(shù)和出色的相位相干性和穩(wěn)定性，以緊湊的外形尺寸達(dá)到高性能水平。

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圖 3：使用 (a) 傳統(tǒng)模擬射頻解決方案和 (b) 基于 SDR 的射頻系統(tǒng)的雷達(dá)接收器。（來(lái)源：每惡習(xí)）

另一個(gè)值得一提的應(yīng)用是頻譜監(jiān)測(cè)。在這些應(yīng)用中，高數(shù)據(jù)吞吐量是強(qiáng)制性規(guī)范，因?yàn)楸仨殞?shí)時(shí)接收大量數(shù)據(jù)并將其發(fā)送到主機(jī)。例如，當(dāng)一次監(jiān)測(cè) 1 GHz 的頻譜塊時(shí)，需要高性能設(shè)備。高端 COTS SDR，例如Cyan 模型來(lái)自 Per Vices，通過(guò) 4×40/100Gbps 以太網(wǎng)鏈路傳輸數(shù)據(jù)，由于需要 FPGA 打包的數(shù)量，它以增加功率要求為代價(jià)滿(mǎn)足頻譜監(jiān)控要求。此外，還需要快速 FFT 處理，這大大增加了功率預(yù)算。隨著使用非常靈敏的線(xiàn)性放大器，消耗量也會(huì)增加，從而確保具有高檢測(cè)能力的平坦且寬的檢測(cè)帶寬。因此，設(shè)計(jì)具有有限 SWaP 要求的有效頻譜監(jiān)控解決方案非常困難，但在許多高性能頻譜監(jiān)控應(yīng)用中，這不是問(wèn)題。

結(jié)論

SDR 在市場(chǎng)的各個(gè)方面都主導(dǎo)著射頻行業(yè)。從硬件到軟件的范式轉(zhuǎn)換確保了更好的靈活性、更高水平的可重構(gòu)性并降低了 SWaP 要求。然而，一些關(guān)鍵應(yīng)用仍然需要具有優(yōu)化 SWaP 屬性的 SDR。在設(shè)計(jì)級(jí)別，必須為每個(gè)應(yīng)用程序評(píng)估兩個(gè)主要權(quán)衡：性能與功耗以及性能與尺寸/重量的權(quán)衡。在第一個(gè)方面，具有高性能的高端組件需要大量功率，因此通過(guò)減少功能數(shù)量或正確組件的性能水平可以顯著提高 SWaP。在第二種情況下，關(guān)鍵應(yīng)用程序所需的尺寸減小通常會(huì)降低 SDR 的整體性能，這可以通過(guò)減少特征的數(shù)量來(lái)補(bǔ)償。一般來(lái)說(shuō)，性能的提高會(huì)導(dǎo)致 SWaP 預(yù)算的增加，但適當(dāng)?shù)膬?yōu)化可以在不降低整體性能的情況下優(yōu)化 SWaP。在這種情況下，模塊化 SDR 非常可取，因?yàn)樗峁┝丝捎蓱?yīng)用工程師定制的 COTS 解決方案，因此可以針對(duì)特定任務(wù)進(jìn)行優(yōu)化。

審核編輯 黃昊宇