移動數據的迅速攀升，蓬勃發展的人工智能及機器學習（AI / ML）應用，和 5G 通信對帶寬前所未有的需求對現有云數據中心的服務器、存儲和網絡架構形成了巨大壓力。這些頗具挑戰性的應用需要高 I / O 帶寬和低延遲通信的支持。

由于超大規模數據中心需要 12.8Tbps 甚至更高的網絡交換帶寬，ASICs 和 SoC 對 112G SerDes IP 的需求也應運而生。Cadence 的 112G SerDes 技術具有卓越的長距性能、優秀的設計裕度、優化的功耗和面積，是下一代云網絡、AI / ML 和 5G 無線應用的理想選擇。

SerDes PHY IP 支持 PAM4 和 NRZ 信號調制，以及從 1G 到 112G 的數據傳輸速率，采用業界領先的模擬-數字轉換器（ADC），時鐘數據恢復（CDR）和數字信號處理（DSP）技術，可支持 40dB 以上的通道。該技術可實現背板、直連電纜（DAC）、芯片到芯片、以及芯片到模組間的高速數據傳輸，實現高性能計算（HPC）SoC。采用了 7nm 制程工藝的 Cadence 112Gbps 多速率 PAM4 SerDes IP 助力達成業界領先的功耗、性能和面積（PPA）目標，面向下一代云端架構和電信數據中心打造高端口密度的網絡產品。

高速 SerDes 的市場趨勢

56G / 112G SerDes IP 屬于高速 I / O，支持超大規模計算客戶所需的指數級流量增長，推動制定采用 8 條 112G 鏈路的 800G 標準。業界龍頭企業已發布了 25.6TB 交換機產品，下一代 51.2TB 產品也即將推出。這些高帶寬交換機會使用ASICs，并將 112G PAM4 SerDes 作為基礎 IP。支持 51.2TB 交換機的吞吐量需要大量的 I / O，但將其整合至同一個 SoC 則是一大挑戰，在封裝設計和功耗管理方面都需要作出突破。

在即將推出的協同封裝硅片（CPO）解決方案中，裸片和光學多晶粒被集成到同一個封裝中，以此避免在 PCB 板上的長距離布線，并擁有更高的吞吐量。得益于支持多插槽配置和芯片間互聯的高速 I / O 接口，高帶寬以及低延遲，112G SerDes 的另一個應用場景是 AI / ML SoC。5G 應用同樣需要高帶寬，112G SerDes 也是理想的選擇。

挑戰

112G SerDes 技術可以滿足數據密集型應用對高速互聯的需求。但是，長距離連接需要更先進的服務器和網絡設備，其設計本身就是巨大的挑戰。由于奈奎斯特頻率的翻倍，112G 系統的通道損失遠超過 56G 系統，解決這一問題需要新的 SerDes 設計方法，如圖一所示。

由于系統中的設計缺陷，112G 的部署也面臨挑戰，如圖二所示。SoC 封裝，封裝到母板阻抗失配，前面板和背板的串擾以及噪聲耦合等設計問題均會對誤碼率（BER）產生顯著影響。由于更小的 UI 和更低的 SNR，我們在采用 112G 數據速率的過程中還會遇到更大的挑戰。

因此，在設計階段就確保總體通道性能滿足 IEEE 標準至關重要。通道性能不應僅依據插入損耗判斷。IEEE 標準指出，應將通道運行裕度（COM）作為測量標準。通過預先規定 COM 的最小值，這一標準允許設計師在滿足 BER 規范的前提下自行選擇優化信號缺陷和均衡方案。在包括 RX / TX 規范、串擾、抖動、碼間干擾（ISI）和噪聲等多維設計空間中，優秀的設計應該考慮 COM 的最大值。COM 的目的是用最少的指定 SerDes 對系統中的通道進行表征化，但是 COM 也可以檢查高速串行系統的互操作裕度。根據 IEEE 802.3ck 規范對 112G 的規定，COM 裕度不得小于 3dB。

Cadence 112G SerDes PHY IP

為了補償上述提及的無法避免的設計缺陷和挑戰，IP 供應商為其 IP 設計了更高的裕度。Cadence 112G Extended Long-Reach（ELR）PHY IP 提供額外的性能裕度，通過反射消除和增強的 DSP 來應對設計缺陷。這些增強讓我們為高損耗和高反射的通道提供更高的裕度。這些對生產系統行之有效的特性包括：

基于第四代設計和優化的成熟解決方案

在 Cadence 測試芯片和客戶產品上經過驗證的架構

超越 IEEE 規范的性能

可編程的反射消除邏輯可有效減少設計缺陷，并降低產品生產風險，加速上市進度

基于固件的調整，智能功耗優化和片上溫度傳感器等內置智能工具

關于 Cadence

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