我們正處于使用“智能”設備自動化日常活動和業務流程的浪潮中。保持低功耗配置很重要，尤其是對于電池供電的設備。由于 LPDRAM 的低功耗預算、高性能和更小的板上占位面積，嵌入式系統設計人員在邏輯上被其所吸引。

嵌入式應用中的設備使用多種 DRAM 技術，如圖 1 所示。考慮到這一領域的密度和速度要求，LPDDR 是物聯網應用的正確解決方案。據美光科技稱，LPDDR2 用于許多更高帶寬/性能的應用，預計將使用相當長的一段時間。

片上系統 （SoC） 設計使用了大量第三方 IP。以至于調查顯示，典型 SoC 中 IP 內容的百分比為 70% 或更多。這包括與片外動態 RAM （DRAM） 通信的 LPDDR 內存子系統。

設計高性能、可靠的 LPDDR 內存子系統絕非易事，因為它的接口通常是 SoC 中使用的最高頻率信號，如果它出現故障或不穩定，系統就會變得無法使用。

在 28 nm 工藝節點制造時，SoC 半導體在低功耗和性能方面最具成本效益。管理靜態和動態變化是設計人員在高級工藝節點中實施 SoC 設計時的眾多考慮因素之一。由于多種原因，這些細微的變化正在成為最重要的考慮因素。

靜態變化是芯片制造過程的結果，沒有兩個設備的行為完全相同。需要仔細的設計規劃和執行以適應大量設備的預期行為之間的微小差異，以確保成品按預期執行。

芯片本身只有一塊。與芯片接口的封裝、印刷電路板 （PCB） 或系統基板和外部組件都有其自身的靜態變化，在考慮整體系統性能和可靠性時也必須將其考慮到設計中。板型選擇不當會大大降低工作系統的良率。

當芯片在運行時，由于系統環境的波動，它會經歷動態變化。這些包括溫度或電壓變化，也許還有其他難以預測的環境變量。盡管如此，系統必須設計成能夠承受現場的這些動態條件。一種技術是使用保護帶來管理廣泛的預期操作條件。但是，通常會為了可靠性而犧牲性能。如果對設計規范應用了錯誤的保護帶，如果運行條件超出預期標準，系統可能會出現可靠性問題。

設計人員面臨的挑戰是確保設備或系統滿足性能和可靠性目標。他或她花時間使用來自不同操作條件的示例測試和評估系統，目的是“調整”設備或系統，使其在消費者遇到的預期靜態和動態變化范圍內運行。

自適應類型的 IP 可以發揮重要作用，因為它可以測量對性能和可靠性至關重要的相關參數，然后自動進行調整以確保參數得到優化。這些精確的測量和校正將在系統初始化期間進行，并在系統運行期間定期再次進行。

自適應例程運行速度快，對系統操作和吞吐量的影響很小，并且有足夠的自由度來糾正大范圍的變化。由于自適應 IP 位于芯片中，因此每個系統都針對每個組件的靜態變化和系統環境引起的動態變化進行了優化。這意味著該芯片不斷優化其操作，以向消費者提供具有穩健性和可靠性的最佳性能。

（非）可預測的 DDR IP

讓我們將大多數 SoC 中的 DDR 內存子系統視為自適應 IP。當然，設計人員會參考 JEDEC DDR 內存規范中規定的各種信號訓練例程。他們找不到時鐘域交叉 （CDC） 問題的解決方案：在讀取操作期間，DDR SDRAM 和其他相關數據生成的數據選通信號 （DQS） 必須與 SoC 系統時鐘正確同步。這些時鐘域的相位和延遲之間的關系受靜態和動態變化的影響，難以預測或建模。

通常，設計人員會部署一個 DDR 子系統來對多個系統進行臺架測試和測量，這些系統具有跨越各種操作角的多個組件。一旦有足夠的數據，就會決定如何設置接口時序，從而使所有系統都可能在測試場景中執行。然而，這個過程可能需要幾天甚至幾周的時間，并且不能保證每個系統在每個操作場景中都能完美運行。

解決方案是 DDR 自適應 IP。在系統初始化期間，自適應 IP 測量 DQS 和 SoC 時鐘之間的相位和延遲差異，并對接口進行編程，以對齊該特定系統的兩個域。在系統運行期間，自適應 IP 會定期重新檢查相位和延遲，并在需要時重新校準時序。

使用這種方法，系統啟動是自動化的，因為自適應 IP 可以為每個設備和系統找到最佳操作點。使用自適應 IP 可以實現最佳系統性能，并確保系統在變化的運行條件下保持穩定運行。即使在當今先進的半導體工藝節點中以低功耗運行為目標。

自適應 IP 正在被廣泛采用。我們預測，隨著我們轉向未來要求更高性能和更小功率占用的 LPDRAM 標準，這將是一項基本要求。

審核編輯：郭婷