核芯互聯發布首顆支持PCIE 5.0的時鐘發生器CLG52147系列芯片，PCIe Gen 5 Jitter<15fs。

CLG52147 QFN-48封裝

業界領先的時鐘IC供應商核芯互聯發布了滿足新一代PCI Express（PCIe）5.0規范的時鐘發生器芯片CLG52147，配合之前發布的時鐘Buffer CLB53156系列，可以為用戶提供完整PCIE時鐘解決方案組合。

核芯互聯的CLG52147系列和CLB53156系列可以提供同類型產品領先的抖動性能，具有顯著的設計余量，具有出色的頻率靈活性和可配置的交流電參數對信號完整性進行優化，可以工作在全工業溫度范圍內，滿足PCI Express (PCIe) Gen 1/2/3/4/5 的時鐘抖動要求，支持SSC（展頻），使用推拉式 HCSL 輸出端能夠確保最低的功耗，同時接受電路板空間和外部終端電阻，從而提高 BOM 整合。

基礎概念

Jitter，時鐘抖動，是對于同一時鐘而言的， 是時鐘源引起的，用來描述被測時鐘與理想時鐘在時域的偏差（單位為 ps RMS，皮秒均方根）。時鐘抖動越小越好。

Skew，時鐘偏斜，是對于多個時鐘線而言的，是時鐘樹不平衡引起的。時鐘偏斜越小越好。

頻率穩定性，用來描述被測時鐘頻率與理想時鐘頻率的偏差（單位 ppm，百萬分之一）。頻率越穩定（ppm越小）越好。

PCIe Serdes 在時鐘驅動下收發串行數據流。Serdes 所用時鐘由 PHY 內的 PLL 生成，PLL 的參考時鐘由外部提供或從接收數據流中恢復出來。 PCIe 協議指定標準的參考時鐘為 HCSL 電平的 100 MHz 時鐘，Gen1~Gen4 下要求收發端參考時鐘精度在 ±300 ppm 以內，Gen5 要求頻率穩定性 ±100 ppm。一顆性能優秀的參考時鐘是整個PCIe系統成功的基礎。

CLG52147核心指標

CLG52147是一顆高性能的PCIe參考時鐘發生器，使用25MHz晶振或時鐘輸入，采用3.3V供電，符合PCIe Gen1/2/3/4/5規范，支持SRNS和Common Clock架構，支持SSC以降低EMI。CLG52147具有業界領先的抖動指標，PCIe Gen 5 Jitter < 15fs。CLG52147有9個獨立的控制引腳用來開啟或關斷輸出以降低功耗。

CLG52147采用QFN48封裝，可以輸出9路時鐘。

CL52147已經開放樣品申請，請聯系對口銷售或核芯互聯授權代理。

審核編輯 ：李倩