4 月 27 日，《自然·電子學》（Nature Electronics）雜志刊登了湖南大學物理與微電子科學學院教授、麻省理工科技評論 2019 年“35 歲以下科技創新 35 人”中國區得主劉淵教授團隊的一項突破性進展。他們通過使用范德華金屬集成的方法，成功實現了 1 納米物理溝道長度的垂直場效應晶體管，為半導體器件性能的進一步提升提供了全新的思路。

所謂的幾納米幾納米的芯片，原本指的是芯片內部電極之間的最小距離。更短的距離意味著更低的能耗和更強的性能，因此，納米的數值一直是芯片行業劃分制程工藝代的節點數值。從 1989 年 1000 納米的 486 芯片，到 2020 年 5 納米的海思麒麟 9000 芯片，人類的芯片制造工藝在 30 年間進步迅速。然而，晶體管的物理溝道長度卻在近些年來一直保持在 20 納米的附近，無法隨著工藝節點進一步降低。晶體管的物理溝道長度，指的是晶體管內源極與漏極之間的距離（如下圖）。物理溝道長度是晶體管的一個關鍵性能指標：越短的溝道長度，意味著更好的性能。

圖 | 常規水平結構晶體管（來源：Nature Electronics）要進一步縮短晶體管的溝道長度——從20 納米再往下，達到10納米，5 納米，甚至 1 納米，現有的工藝技術就捉襟見肘了，因此芯片節點數實際上已經無法代表晶體管真實的物理尺寸。通常，制造 10 納米甚至 5 納米以下的芯片，需要發達的超紫外線平版印刷術（extreme ultraviolet lithography），高能離子注入（ion implantation），以及快速高溫活化 （rapid high temperature activation）。這些工藝都極端復雜且昂貴，而且，隨著納米數的進一步下降，其復雜和昂貴程度還會進一步加深。

高精度光刻和刻蝕工藝水平的限制，正是制約晶體管溝道長度進一步縮短的原因。有沒有可能避免使用這些越來越費力不討好的技術呢？答案是：有的，但要使用一種革命性的全新晶體管結構——垂直結構晶體管。垂直結構晶體管的誕生，得益于近年來范德華異質結領域的持續進展。這種橫空出世的新結構，為半導體行業繼續延續“摩爾定律”注入了全新的思路。傳統的晶體管，圖上圖所示，其結構是水平的，溝道長度取決于源極和漏極之間的水平距離。但垂直結構中（如下圖），溝道長度將可以只取決于晶體管的厚度，而不受傳統光刻和刻蝕的精度的限制和影響。

圖|垂直結構晶體管（來源：Nature Electronics）因此，垂直結構晶體管將有望進一步微縮晶體管的物理尺寸。而更小的物理尺寸，就將意味著更低的功耗、更小的漏電流、以及更好的柔性電子器件適應能力。然而，概念的提出是容易的，要想真正用金屬集成工藝把這個結構實現起來，就是另一回事了。常規的水平結構晶體管使用的是高溫、高能的靶材金屬氣化工藝。

這種工藝會滲透入半導體溝道中，引入應力、破壞和擴散，產生高度無序的不完美的界面（如上圖中的不完美界面），導致在金屬半導體接觸區下方出現漏電流和無法柵控的垂直隧穿電流。隧穿電流的大小會隨著溝道長度的減小而增加，導致開關比指數形式下降并最終短路。在傳統水平器件結構中，這種金屬制備過程中的接觸損傷和非理想金屬半導體界面并不會破壞到本征溝道區域，因此也不會影響到其電學性能。但在垂直晶體管中，金屬半導體接觸基本代表了整個溝道，對接觸區域的損傷會嚴重影響并控制整體器件的載流子傳輸（如上圖中的不完美界面）。

這是垂直晶體管或其他垂直異質結器件微縮的重要挑戰。為此，劉淵教授和他的團隊提出了一種全新的思路：使用范德華金屬集成的方法來創建超短溝道的垂直晶體管。

與傳統的金屬沉積技術相比，范德華金屬集成可以實現原子級別平整的界面，從而保證超薄原子溝道近乎“完美”的平整度，進而最大限度地減少漏電流的發生。因此，采用范德華金屬電極的器件，其器件的柵極調控和開關比有大幅度提高。劉淵教授團隊發現，具有 5 納米溝道長度的垂直晶體管展示出了三個數量級的開關比，這比常規蒸鍍電極的器件高出了一個數量級以上。而通過將溝道長度縮小到 0.65 納米，單層器件的開關比有所下降，但范德華垂直晶體管依然展現出了本征的 N 型半導體特性，表明了短溝道效應在原子尺度下依然沒有主導器件的性能。盡管在單層極限情況下器件展示出了一定的隧穿電流和短溝道效應，但他們依然證實，范德華金屬電極可以實現具有器件功能的亞 1 納米垂直晶體管。

相比于傳統工藝，他們制備出的晶體管將性能提升了兩個數量級，展示出了誘人的發展前景。這項研究有望為生產出擁有超高性能的 1 納米、甚至亞納米級別的晶體管，以及制備其它因工藝水平限制而出現不完美界面的范德華異質結器件，提供了一種全新的低能耗解決方案。

原文標題：湖南大學研制成功1nm物理溝道長度垂直晶體管 為半導體器件性能提升提供全新思路

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責任編輯：haq