盡管圍繞著可制造性設計（DFM）的價值、定義、變化性和技術爭執頗多，但所有的問題都是基于芯片。當然，當我們開始考慮 45 和 32 納米設計時，芯片 DFM 是很關鍵的要求。然而，關注芯片 DFM，卻忽視了更重要的技術需要：面向印刷電路板的 DFM。

我們都知道即使硅片百分之百完美，如果芯片到芯片通信鏈接的任何一個元件（比如封裝，連接頭或電路板）損壞，目標系統可能仍然不能正常工作。許多封裝、連接器和 PCB 供應商也許被系統設計師追逼著控制他們的加工容差。

但是，除非所有供應商一致加強規范，例如一個有正負 5%容差的連接器對 PCB 正負 10%容差的系統可能收效不大。為了優化系統設計，設計師需要研究每個元件的因果關系。迄今為止，我們沒有 DFM 工具來處理諸如此類的設計問題。

在預布局設計階段，高速系統或信號完整性工程師通常只能進行有限的 Spice 仿真。為確保系統工作正常，需要對能覆蓋所有加工容差的邊界情形進行仿真。

例如，PCB 內的金屬線寬變化、介電堆疊高度、介電質常數和損耗正切值全部都能影響阻抗和衰減。然而，僅有較大規模公司的工程師才可能有資源來定制自有的腳本，來進行上千次仿真工作，然后再對結果進行處理。即便這樣，對哪種變量進行掃描仍然沒有定義完好的標準。

最明顯缺乏的是封裝和連接器的邊界模型。對于高速設計，這些模型只能通過與頻率相關的 S 參數來精確定義。然而，極少有供應商提供好的 S 參數模型，更不用說在寬范圍頻率內的邊界模型了。

在后布局驗證階段，需要進行復雜 PCB 的精確提取和仿真，以計算詳細的轉角和彎曲。可是，幾乎沒有工具可用。

很明顯，需要通用的 PCB 設計和驗證方法。那么，我們需要些什么呢？

讓我們關注兩大領域。對預布局設計，舉例來說，最好有 GUI 驅動的線路圖輸入編輯器，使設計師能容易地輸入每個元件的變化，仿真并處理結果，報告每個變量的產生和影響。

對后布局驗證，DFM 工具需要能自動調整版圖以覆蓋邊界情形，采用快速的全波提取器來提取寄生參數，在電路仿真中用 I/O 晶體管邊界模型仿真。

只有當設計師在設計和驗證內都考慮了工差，他們才能說做了可制造性設計。只有當工具供應商認識到芯片只是子系統——比如 PCB——的一部分，那么 DFM 最終才能與開發終端產品的客戶真正相關起來。

審核編輯 黃昊宇