在日本舉行的2019年VLSI研討會結束后，臺積電舉行了一次小型新聞發布會。介紹了關于最新工藝及封裝技術，下面是詳細內容：

N7

臺積電認為他們的7納米節點（N7）是目前最先進的邏輯技術。在最近的VSLI研討會上，臺積電共同撰寫了一篇關于他們7納米節點的論文，我們最近介紹了該論文的設計規則細節。除少數主要客戶外，大多數臺積電客戶據說直接從N16到N7。N10節點被認為是一個短命節點，主要用作產量學習。當從N16轉到N7時，N7提供3.3倍的柵極柵密度以及約35-40％的速度提升或65％的低功率。

N7工藝的一個關鍵亮點是它的缺陷密度。臺積電表示，從N10節點學習，N7 D0減少斜坡是有史以來最快的，平穩到與之前節點相當的水平。隨著公司加入HPC，他們開始分別為移動客戶和HPC客戶報告缺陷密度，芯片尺寸為250平方毫米和更大。

從N10節點吸取教訓，N7 D0 的 reduction ramp 速度是有史以來最快的，與之前的節點持平。隨著公司進軍高性能計算領域，他們開始分別為移動客戶和裸片尺寸為250平方毫米及以上的高性能計算客戶報告缺陷密度。

臺積電對其7納米節點的需求在過去半年中環比略有下降，環比約為1％。收入的絕大部分繼續來自他們非常成熟的16納米節點。然而，第二季度晶圓出貨量略有增加，預計第二季度將出現這種情況。當比較較長的趨勢時，這實際上是3年來第二季度的最低量。盡管如此，他們認為N7將在全年達到收入的25％。

臺積電發現，去年上半年，該公司7納米節點的需求環比略有下降，約為1%。收入的大部分繼續來自他們非常成熟的16納米節點。然而，晶圓出貨量略有增加，這是對第二季度的普遍預期。與長期趨勢相比，這實際上是3年來第二季度的最低成交量。盡管如此，他們相信N7將達到全年收入的25%。

技術節點按收益分享，WikiChip分析

臺積電晶圓出貨

N7P

臺積電已經開始推出一款名為N7性能增強版（N7P）的N7工藝的優化版本。不應將N7P與N7+混淆。N7P是一種優化的基于DUV的過程，它使用相同的設計規則，與N7完全IP兼容。N7P引入了FEOL和MOL優化，據稱可以在等功率下提高7％的性能，或者在等速時提高10％的功耗。

N7+

臺積電的N7+是他們在幾個關鍵層采用EUV的第一個工藝技術。N7+上個季度（第二季度）進入量產階段。臺積電表示，它們的產量與N7相當。與N7工藝相比，N7+的密度提高了1.2倍左右。據說N7+在同等功率時性能提高10%，或者在等功率時性能降低15%。從紙面上看，N7+似乎略好于N7P。不過請記住，這些改進只能通過新的物理重新實施和新的EUV掩模來獲得。

N6

N6計劃使用比N7+更多的EUV層。它既是設計規則，也是與N7的IP兼容，旨在成為大多數客戶的主要遷移路徑。N6設計可以在N6上再次利用EUV掩模和保真度改進或重新實施，以利用聚合物擴散邊緣（PODE）和連續擴散（CNOD）標準單元基臺規則，據說可以提供額外的18%的密度改進。值得強調的是，N6的獨特之處在于，它實際上將在明年年初進入風險生產，并在2020年年底前達到峰值。臺積電表示：N6是基于N7+和N5 EUV的經驗教訓之上的改進。

N5

臺積電5納米工藝是N7之后的下一個“全節點”。N5在今年第一季度進入了風險試產階段，預計這一過程將在2020年上半年加速。N5在“多層”上廣泛使用EUV。臺積電已顯示出非常高的產量，就D0而言，它們與N7生產工藝的發展軌跡相似。N5計劃作為一個長期存在的節點，預計在收入方面將比N7增長得更快。

與N7相比，N5可提供1.8倍的邏輯密度。在性能方面，N5的等功率性能提高15％，在同等性能下降低功耗30％。與N7一樣，N5將有兩種類型 - 移動客戶和高性能計算（HPC）。HPC將單元提供額外的選項，與N7相比，性能提升高達25％。

N5P

與他們的7納米工藝一樣，臺積電將提供其N5工藝的優化版本，稱為N5性能增強版（N5P）。此工藝使用相同的設計規則，與N5完全IP兼容。通過FEOL和MOL優化，N5P在等功率時比N5性能提高7％，在等性能方面降低15％的功耗。N5P的時間表有點目前還比較模糊，但臺積電暗示到2020年底或2021年初將會量產。

N3

臺積電表示他們的3納米工藝進展順利。N3預計將在2022年左右推出。雖然臺積電之前已經談到GAA作為FinFET的潛在繼承者，但臺積電和英特爾都在證明，目前更容易制造的FinFET可以在性能上得到足夠的擴展。另一個節點。我們目前認為臺積電可能會繼續使用FinFET作為其N3，但將在后續節點中轉移到GAA。

WikiChip的分析

下一代封裝

隨著前沿節點的復雜性和成本的增加，對基于芯片的解決方案的需求不斷增長。主要的三個原因是將裸片分成更小的芯片，利用較舊的，成熟的模塊和SoC的其他部分節點，這些節點不一定能很好地擴展，并通過HBM等組件實現更高的系統集成。

臺積電提供了許多技術，作為其晶圓級系統集成（WLSI）平臺的一部分，該平臺旨在涵蓋從低空閑移動應用程序到高性能計算的所有領域。他們的芯片-晶圓-基板（CoWoS）封裝的目標是人工智能、網絡和高性能計算應用，而其集成扇出（InFo）封裝則面向網絡和移動應用。

TSMC InFO封裝是他們的一般扇出晶圓級封裝（FOWLP）解決方案，根據應用有許多不同的風格。InFO使用密集RDL和精細間距通過封裝過孔（TSMC也通過InFO過孔或TIV調用）。它們集成在基板上的扇出（InFO_oS），帶有基板存儲器的InFO（InFO_MS）和InFO超高密度（InFO_UHD）適用于從高性能移動設備到網絡和HPC應用的任何設備。

特別是對于5G移動平臺，TSMC具有InFO POP（InFO_POP），用于移動應用，用于RF前端模塊（FEM）應用的InFO Antenna-in-package（InFO_AiP）以及用于RF前端模塊（MUST）的多堆棧（MUST）。基帶調制解調器。

3D-MiM用于更高帶寬

InFO_POP最早的例子之一是2016年發布的Apple A10（先前處理器具有常規POP）。然而，即使InFO_POP也存在由于控制器和TIV音調而導致內存帶寬受限的缺點。即將到來的5G和AI邊緣/移動應用程序本質上更多的內存帶寬受限，這個問題進一步惡化。為了克服這個問題，臺積電宣布了3D-MUST-in-MUST封裝技術（請注意，MUST代表多堆疊）。3D-MiM通過使用高密度RDL和細間距TIV的集成扇出（InFO）WLS集成，集成了多個垂直堆疊的存儲芯片。正如您可能想象的那樣，I / O必須暴露在芯片的一側，這些芯片獨立地連接到SoC，形成一個寬I / O接口。

臺積電在單個封裝中展示了具有16個存儲器芯片的SoC技術。該芯片的占位面積為15毫米×15毫米，高度僅為0.55毫米。與倒裝芯片POP封裝相比，該芯片在高度的一半處具有兩倍的存儲器帶寬。

臺積電吹捧了許多其他優勢。由于沒有襯底和沒有凸塊，因此從存儲器I / O到SoC的距離要短得多，從而產生更好的電氣性能特性。此外，據說更薄的外形可提供更好的散熱性能。

順便說一下，3D-MiM不僅限于單個SoC。實際上，臺積電談到了使用多個SoC以及大量存儲芯片（例如，具有32個存儲芯片的2個SoC），以便創建具有高帶寬和低功率的HPC應用，作為當前2.5D（例如HBM）的替代技術。這里的一個關鍵區別是InFO存儲器芯片各自直接連接到SoC而無需基本邏輯芯片。

InFO封裝天線（InFO_AiP）

TSMC專門針對5G毫米波系統集成，開發了InFO天線封裝（InFO_AiP）。該封裝試圖解決的是實際芯片和天線之間的鏈路或互連，這會導致嚴重的傳輸損耗。TSMC通過在RDL中實現的插槽耦合貼片以及模塑化合物本身中的嵌入式RF芯片來實現這一點，該芯片直接互連到RDL而沒有凸塊。

由于天線和芯片之間的互連的性能是表面粗糙度和芯片與封裝之間的過渡的函數，因此InFO材料和RDL均勻性允許更低的傳輸損耗。與倒裝芯片AiP相比，臺積電聲稱它可以提供高達15％的性能，熱阻降低15％，同時降低30％。

網絡和高性能計算

對于高性能計算和網絡應用，TSMC在基板和存儲器（_oS / _MS）上提供CoWoS和InFO。

CoWoS可以擴展到2個標線，具有0.4μm/0.4μm的激進線/間距。這是一種非常成熟的技術，具有非常高的產量，已經批量生產超過五年。CoWoS已經廣泛用于GPU，但也可以在各種網絡應用中找到。臺積電稱到目前為止他們已經有超過15個流片。

目前，CoWoS支持高達1.5 TB / s的6個HBM2模塊。臺積電報告研究更高帶寬的解決方案以及超過3個掩模版的更大硅片面積。

對于網絡應用，TSMC在基板上提供InFO，可以達到最多1個掩模版的集成Si區域，但具有1.5μm/1.5μm的略微更寬松的L / S間距。當前技術的最小I / O間距為40μm，最小C4凸點間距為130μm。InFO_oS的生產在2018年第二季度開始增長。他們目前正在努力實現兩個以上芯片的集成以及1.5x掩模版尺寸的硅面積。
責任編輯：tzh