5月14日， Cadence宣布基于中芯國際14nm工藝的10Gbps多協議PHY研發成功，這是行業首個SMIC FinFET工藝上有成功測試芯片的多協議SerDes PHY IP。

據介紹，該多協議SerDes PHY IP具有很強的靈活性，在保證PPA不損失的情況下對設計進行了簡化。它采用了Cadence經過大量量產驗證的Torrent架構，可以有效的幫助客戶降低產品風險，縮短產品上市時間。

圖 1 測試芯片和實際運用場景模擬演示

這個PHY IP可以在單個macro上運行多種協議，支持從 1Gbps 到 10.3125Gbps的連續速率，適用于PCIe （Gen 1/2/3），USB 3.1 （Gen1/2），Display Port Tx v1.4，Embedded DisplayPort Tx v1.4b，JESD204b（max 10.3215Gbps），10GBase-R，XFI，SFP+，RXAUI，XAUI，QSGMII/SGMII，以及 SATA 3 （Gen 1/2/3） 等協議。PCS支持PIPE 4.2接口。

Cadence多協議SerDes PHY IP的主要特性包括，獨立鏈路的多協議支持、支持PCIe L1 sub-states、片上終端電阻自動校準、支持SRIS和內部SSC生成、支持多達16 通道（lanes）、支持分叉模式（bifurcation）、支持內外部時鐘源動態檢測、SCAN，BIST，串/并行環回功能。

這個多協議SerDes PHY IP可以快速、輕松地集成到SoC系統中，可以與Cadence 或第三方PIPE兼容的控制器進行無縫對接。多協議SerDes PHY IP為高要求運用的客戶提供了一個低成本、多功能、低功耗的解決方案。不僅為SoC集成商提供卓越的性能與靈活性，同時能夠滿足高性能的設計要求。

除了10G多協議 SerDesPHY IP，Cadence 在2019年9月還發布了SMIC14nm工藝的DDR PHY IP，它采用SMIC自有標準庫單元，支持DDR3/4/LPDDR3/4/X協議，最高速度可達4266Mbps。SMIC14nm DDR PHY IP 已經通過了各項功能和性能的驗證，并且已經運用在多個客戶的產品設計上。

Cadence表示，未來還會推出更多SMIC先進工藝的IP，以滿足客戶多樣化的需求。

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