方法論體現IC，封裝和PCB

IC，其封裝和目標系統板的設計傳統上是由通用規范驅動的獨立開發流程。系統設計人員通常將所有設計問題的最終分辨率降級到設計周期的后端集成階段。但是今天不斷縮小的芯片，朝著更小，更低成本和更強大的電路板和系統的驅動，以及快速將設計推向市場的無情壓力需要一種新的協同設計方法。

設計目前，在不同的設計環境中使用高度分散的一組設計流程來執行系統互連分析。這主要是出于三個主要原因：不同的制造規模，材料和工藝;設計專業化導致各制造商之間的復雜設計鏈;傳統的CAD環境。

今天，設計人員需要一種平衡的方法來應對高密度，千兆赫茲，低壓系統互連的挑戰。由于時序，功率和信號完整性設計問題緊密相關，因此必須跨越各種系統互連組件（從設計規范到制造）來解決這些問題，以實現設計可預測性。

最初開發的設計流程和方法各個組件的設計現在看起來很古老。挑戰在于構建具有足夠細節的完整互連模型，以支持適當的分析級別。單個信號互連網絡可以輕松跨越多個IC，封裝和電路板，每個都基于不同的技術。協同設計方法將解決傳統的物理和邏輯約束以及整個設計鏈中時序，功率和信號完整性的相互交織問題。

協同設計方法必須能夠吸收物理規則，制造材料的電氣特性，由設計重用和邏輯連接產生的任何經驗數據。要開發這種新方法，必須將設計挑戰分解為一組離散的任務，從而產生可在CAD環境中實施的流程。

將設計行為概念化為一個融合過程非常重要，該過程以抽象模型開始并逐漸成熟為制造組件。系統互連的第一個完整模型應該按照規范開發，作為驗證該規范可行性的努力的一部分。如果目標無法實現，那么追求目標是沒有意義的。此抽象或虛擬系統互連模型將基于可用的經驗法則，近似值和經驗數據的組合。模型的準確性應足以執行密鑰分析，但不能過于復雜地構建或支持。該模型提供了自上而下的約束，并且隨著設計的進展，它可以隨著實現數據逐步更新。

寄生電路模型必須近似或為每個系統互連組件提取（或兩者）并使用驅動程序和接收器模型組裝成單個網絡。寄生電路的阻抗描述了互連元件中電壓和電流的關系。阻抗與頻率有關，因此必須在信號的預期工作頻率下計算。必須根據需要執行頻域仿真，以開發執行精確時域仿真所需的參數。為了支持近似，工程師可以在考慮工作頻率的情況下為每種制造技術預先描述互連結構。這項額外的練習將提供每個頻率所需目標阻抗的表格以及互連的長度，寬度和間距的一般行為。必須開發驅動器和接收器模型以表示源的信號行為和連接的加載。這些模型可以使用晶體管級模型在Spice中實現，或者使用諸如I/O緩沖區信息規范之類的格式來實現。宜必思的開發旨在提供創建此類模型的方法。工程師可以從任何現有的Spice模型中獲得Ibis模型，或者他們可以編寫行為模型來表示I/O緩沖區（有關Ibis的詳細信息，請參閱www.eigroup.org/ibis/ibis .htm）。

一旦定義了協同設計方法的問題，數據和模型，下一步就是鏈接IC，封裝和電路板設計流程。這三個獨立的設計流程通常分布在不同的地理區域，組織和開發合作伙伴。因此，使用一個大型中央數據庫的概念通常是不實際的。

在這種環境下，這些設計流程之間的互操作應該被定義為一個小的共享數據結構，用于描述設計界面。硬數據和約束。例如，用于倒裝芯片設計的IC到封裝接口包括以下部分：共享凸塊陣列; I/O緩沖區和凸點，凸點和封裝球之間的賦值關系; I/O緩沖器到凸點再分配互連的電路描述;用于凸點到球封裝襯底互連的電路描述; I/O緩沖區宜必思車型;和共享約束，如差分對和目標阻抗。

目標定義

接下來，設計師必須定義共同設計目標。在這種情況下，該定義將包括管理I/O緩沖器和凸點陣列和封裝球之間的分配，布局和布線仲裁的能力，以便系統互連滿足設計人員的成本，制造，時序，信號完整性和功率 - 分發要求。

封裝和電路板設計流程之間存在類似的數據和協同設計任務。此過程中最大的挑戰是確保IC到封裝和封裝到板的接口是相互考慮的。要解決這個問題，IC，封裝和電路板的協同設計必須通過緊密鏈接其不同的設計過程來執行。

一旦定義了協同設計過程，就必須將其高度實現。高效的CAD解決方案在這個新的使用模型中，舊的方法和CAD工具實現已經過時。對于這種新環境，必須開發新的CAD工具，以支持協同設計過程。它們必須支持跨平臺的操作，包括硬件和軟件應用程序。同時，必須開發新的方法來管理共享數據和共同約束。

最終，通過允許開發團隊同時設計IC，其包和目標系統板，將產生這樣的方法縮短設計周期，降低設計成本，提高產品質量。

Bill McCaffrey是Cadence Design Systems Inc.（加利福尼亞州圣何塞）的硅封裝板平臺架構師。