在移動、HPC、AI和5G等需求推動下，7nm工藝制程成為了市場的香餑餑。而迄今為止這全部都是臺積電的生意。

該公司總裁魏哲家在昨日的技術論壇上表示，臺積電是全球第一家大規模量產7nm工藝的晶圓代工廠，現在市面上所有用7nm工藝制造的芯片，全部都是臺積電生產的。從2018年量產以來，公司在7nm上面取得了重要的進展。

據介紹，迄今為止，臺積電7nm已經獲得了60個NTO(New Tape Out的縮寫，也就是新產品流片)，在2019年這個數字也將會突破100個。這就帶動了公司7nm產能的飆升。資料顯示，2018年，臺積電7nm的產能較之2017提升了一倍，2019年的產能更將比去年提升1.5倍。據透露，臺積電7nm今年的產能將會等效于100萬片12寸晶圓，這個工藝所占領公司的營收比例也越來越高。

臺積電2019年Q1的營收分布(按照不同節點劃分)

如上圖所示，統計2019年Q1的財報我們可以看到，臺積電7nm工藝的營收占比已經高達22%，這是臺積電現有的節點中貢獻最多的。而這個比例在去年前期不值一提。如果我們翻看臺積電的財報，我們會發現，他們現在已經習慣于靠著先進工藝挖掘晶圓代工的第一桶金，這也是他們近年來所表現出來的一個明顯特征。當然，這需要他們巨大的投入才能獲得結果。

在7nm工藝之后，臺積電推出了7nm+工藝，作為臺積電首個使用EUV光刻技術的節點，臺積電的7nm+的邏輯密度是前一代工藝(7nm)的1.2倍，在良率方面的表現和7nm相比也不分伯仲。根據他們的規劃，這個工藝將會在2019年下半年投入量產。

在7nm和7nm+工藝之后，臺積電推出了6nm工藝，按照臺積電的說法，這個工藝將會在未來相當長的一段時間內扮演重要的角色。

從他們的介紹我們得知，得益于他們對7nm和應用在7nm+上的EUV的了解，他們隆重推出了這個能夠獲得更小die，將邏輯密度提升18%，同時還能減少制程復雜性，提升良率的工藝。據了解，這個工藝能夠支持現有的7nm客戶將其IP和設計直接轉移到6nm工藝上，開發者不需要做任何的改變，使用之前用在7nm的設計flow和EDA就能直接生產。這個工藝在未來會成為7nm+和7nm的接任者，在臺積電7nm規劃中舉足輕重，這個工藝也將會在2020年Q1試產。

在6nm之后，臺積電還在技術論壇上提到了專門為移動和HPC應用優化的5nm工藝，據透露，通過創新設計，臺積電將這一代工藝的邏輯密度，SRAM尺寸和模擬密度都提升了一個等級，這個工藝也在今年三月份進行了風險試產，公司預估在明年2月將量產5nm工藝，據臺積電方面介紹，這將會是第一個使用High Mobility Channel FinFET的節點，屆時他們也將成為全球第一個進入5nm的Foundry。

在5nm之后，臺積電也規劃了一個性能增強版的5nm+工藝。據介紹，這個工藝較之5nm將有7%的速度提升，15%的功耗降低。它將與5nm共用相同的設計規則。從臺積電方面的介紹我們得知，他們預計這個工藝將會在2020年準備就緒。

談到5nm+之后的工藝規劃時候，臺積電談到了他們FinFET和納米線等先進晶體管結構和High Mobility Channel、Ge和2D材料上的看法。他們同時還提到了創新low—k材料，在他們看來，這些將會是未來半導體工藝演進的關鍵支撐。