控制啟動和關閉電源序列

2512927 2022-11-25 | pdf | 262.32KB | 次下載 | 免費

資料介紹

微處理器、FPGA、DSP、模數轉換器 (ADC) 和片上系統 (SoC) 設備通常采用多個電壓軌運行。為防止鎖定、總線爭用問題和高浪涌電流，設計人員需要以特定順序啟動和關閉這些電源軌。這是一個稱為電源序列控制或電源排序的過程，有許多解決方案可以有效地做到這一點。微處理器、FPGA、DSP、模數轉換器 (ADC) 和片上系統 (SoC) 設備通常采用多個電壓軌運行。為防止鎖定、總線爭用問題和高浪涌電流，設計人員需要以特定順序啟動和關閉這些電源軌。這是一個稱為電源序列控制或電源排序的過程，有許多解決方案可以有效地做到這一點。需要電壓排序的復雜設備可能具有用于內核和模擬模塊的電壓軌，這些模塊需要在數字 I/O 軌之前上電。某些設計可能需要不同的順序，但無論如何，需要正確的加電和斷電順序以避免出現問題。需要電壓排序的復雜設備可能具有用于內核和模擬模塊的電壓軌，這些模塊需要在數字 I/O 軌之前上電。某些設計可能需要不同的順序，但無論如何，需要正確的加電和斷電順序以避免出現問題。為提供有效的斜坡上升和關斷而出現的各種電源定序器、監視器和監控器也采用了監視電壓和電流水平的技術來計算功率水平，以保護復雜的集成電路和子組件。為提供有效的斜坡上升和關斷而出現的各種電源定序器、監視器和監控器也采用了監視電壓和電流水平的技術來計算功率水平，以保護復雜的集成電路和子組件。本文將解釋電源排序的細節，討論電源排序規范和技術，以及如何應用電源排序器來實現指定的電源軌時序和排序。本文將解釋電源排序的細節，討論電源排序規范和技術，以及如何應用電源排序器來實現指定的電源軌時序和排序。為什么要擔心電源時序？為什么要擔心電源時序？FPGA 和類似的復雜 IC 在內部被分解為許多電源域。這些 IC 中的大多數在啟動或關閉設備時都需要特定的順序。例如，FPGA 通常分別為核心邏輯、I/O 和輔助電路供電。FPGA 和類似的復雜 IC 在內部被分解為許多電源域。這些 IC 中的大多數在啟動或關閉設備時都需要特定的順序。例如，FPGA 通常分別為核心邏輯、I/O 和輔助電路供電。內核通常包括 FPGA 的處理器和邏輯基礎。該域的特點是低電壓和高電流功率分布。由于電壓極低，精度要求非常高，而且由于數字負載的動態特性，瞬態性能必須非常好。I/O 表示 FPGA 的各種輸入和輸出。電壓要求取決于接口類型。通常，電壓電平將大于核心的電壓電平。電流需求因 I/O 的類型、數量和速度而異。內核通常包括 FPGA 的處理器和邏輯基礎。該域的特點是低電壓和高電流功率分布。由于電壓極低，精度要求非常高，而且由于數字負載的動態特性，瞬態性能必須非常好。I/O 表示 FPGA 的各種輸入和輸出。電壓要求取決于接口類型。通常，電壓電平將大于核心的電壓電平。電流需求因 I/O 的類型、數量和速度而異。輔助電路包括 FPGA 中的噪聲敏感模擬電路，例如鎖相環 (PLL) 和其他模擬電路元件。電流要求相當低，但紋波電壓是一個主要問題，必須將其降至最低。模擬部分的紋波會導致 PLL 中的過度抖動和相位噪聲，以及放大器中的雜散響應。輔助電路包括 FPGA 中的噪聲敏感模擬電路，例如鎖相環 (PLL) 和其他模擬電路元件。電流要求相當低，但紋波電壓是一個主要問題，必須將其降至最低。模擬部分的紋波會導致 PLL 中的過度抖動和相位噪聲，以及放大器中的雜散響應。以不正確的順序啟動每個域的電源可能會導致問題，并可能導致 FPGA 損壞。考慮 I/O 部分基于在三態總線上發送和接收數據。I/O 控制由內核處理。如果 I/O 域在內核之前上電，則 I/O 管腳以不確定狀態結束。如果外部總線組件上電，則可能存在總線爭用，導致 I/O 驅動器中出現高電流。因此，內核應該在 I/O 域之前啟動。重要的是查閱供應商的 FPGA 規范，以了解推薦的電源應用和關閉順序，以及電源軌之間的最大差分電壓。