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第二章
1.Verilog HDL 既是一種行為描述語言，也是一種結構描述語言。如果按照一定的規則和風格編寫代碼，就可以將功能行為模塊通過工具自動轉化為門級互聯的結構模塊。這意味著利用Verilog語言所提供的功能，就可以構造一個模塊間的清晰結構來描述復雜的大型設計，并對所需的邏輯電路進行嚴格的設計。
2.模塊的基本結構由關鍵詞module和endmodule構成。
3.一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。
4.Verilog HDL和VHDL作為描述硬件電路設計的語言，其共同的特點在于：能形式化地抽象表示電路的結構和行為、支持邏輯設計中層次與領域的描述、可借用高級語言的精巧結構來簡化電路的描述、具有電路仿真與驗證機制以保證設計的正確性、支持電路描述由高層到低層的綜合轉換、硬件描述與實現工藝無關（有關工藝參數可通過語言提供的屬性包括進去）、便于文檔管理、易于理解和設計重用。
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